CN111969998A - 一种抗单粒子翻转的锁存器结构 - Google Patents

一种抗单粒子翻转的锁存器结构 Download PDF

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Abstract

本发明公开一种抗单粒子翻转的锁存器结构，所述结构包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路、第七支路、第八支路，还包括节点A1、节点B1、节点C1、节点D1、节点A2、节点B2、节点C2、节点D2共八个存储节点，所述节点A1设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点C1设置于所述第三支路上，所述节点D1设置于所述第四支路上，所述节点A2设置于所述第五支路上，所述节点B2设置于所述第六支路上，所述节点C2设置于所述第七支路上，所述节点D2设置于所述第八支路上。本发明通过增加冗余存储节点，实现抗单粒子翻转的性能，当其中任一存储节点或任意两个存储节点发生翻转时，本发明都有正确的逻辑输出。

Description

一种抗单粒子翻转的锁存器结构
技术领域
本发明涉及一种抗单粒子翻转的锁存器结构，属于锁存器抗单粒子翻转(SEU)加固设计技术领域。
背景技术
航天器运行所处的外太空，存在着极为恶劣的辐射环境。芯片受到太空中辐射环境的影响，极易产生单粒子效应，造成存储器(如锁存器等)的数据发生翻转，这种错误被称为单粒子翻转(SEU)。目前在各种加固技术中，Quatro已被证明在功率和面积效率等方面具有独特的优势，因此具有更广阔的应用前景。
Quatro的传统存储结构包含四个存储节点（A、B、C、D），分别连接两个PFET（或NFET）晶体管，基本结构原理示意图如图1所示。假设四个节点的逻辑电平分别为1010，当节点B受到粒子打击导致其逻辑电平从0翻转为1时，其它节点也会跟随翻转，从而四个节点的电平值都会发生错误。
Quatro的传统结构不能免疫于单节点翻转，因此，需要对Quatro的结构进行优化，以适应航空航天、商用产品等对高稳定性、抗辐射芯片的技术需求。
发明内容
本发明的目的在于，克服Quatro传统结构的缺陷，提出一种抗单粒子翻转的锁存器结构。
本发明采用如下技术方案：
一种抗单粒子翻转的锁存器结构，在Quatro的四个支路上分别加一个冗余节点，MOS管的数量也翻倍，保证每个节点依然连接两个PFET（或NFET）晶体管。优化结构包含第一支路、第二支路、第三支路、第四支路、第五支路、第六支路、第七支路、第八支路，还包括节点A1、节点B1、节点C1、节点D1、节点A2、节点B2、节点C2、节点D2共八个存储节点，所述节点A1设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点C1设置于所述第三支路上，所述节点D1设置于所述第四支路上，所述节点A2设置于所述第五支路上，所述节点B2设置于所述第六支路上，所述节点C2设置于所述第七支路上，所述节点D2设置于所述第八支路上，所述第一支路通过所述节点A1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第二支路通过所述节点B1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第三支路通过所述节点C1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第四支路通过所述节点D1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第五支路通过所述节点A2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第六支路通过所述节点B2与所述第一支路、第三支路、第五支路、第七支路相连接，所述第七支路通过所述节点C2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第八支路通过所述节点D2与所述第一支路、第三支路、第五支路、第七支路相连接。
优选地，所述第一支路包括第一支路电源、PMOS管P1L、PMOS管P2L、NMOS管N1L、NMOS管N2L，所述第一支路电源与P1L的源极相连接，所述P1L的漏极连接P2L的源极，所述P2L的漏极依次连接所述节点A1、所述N1L的漏极，所述N1L的源极连接N2L的漏极，所述N2L的源极接地，所述P1L的栅极与所述节点D2相连接，所述P2L的栅极与所述节点D1相连接，所述N1L的栅极与所述节点B2相连接，所述N2L的栅极与所述节点B1相连接。
优选地，所述第二支路包括第二支路电源、PMOS管P3L、PMOS管P4L、NMOS管N3L、NMOS管N4L，所述第二支路电源与P3L的源极相连接，所述P3L的漏极连接P4L的源极，所述P4L的漏极依次连接所述节点B1、所述N3L的漏极，所述N3L的源极连接N4L的漏极，所述N4L的源极接地，所述P3L的栅极与所述节点A2相连接，所述P4L的栅极与所述节点A1相连接，所述N3L的栅极与所述节点C2相连接，所述N4L的栅极与所述节点C1相连接。
优选地，所述第三支路包括第三支路电源、PMOS管P5L、PMOS管P6L、NMOS管N5L、NMOS管N6L，所述第三支路电源与P5L的源极相连接，所述P5L的漏极连接P6L的源极，所述P6L的漏极依次连接所述节点C1、所述N5L的漏极，所述N5L的源极连接N6L的漏极，所述N6L的源极接地，所述P5L的栅极与所述节点D2相连接，所述P6L的栅极与所述节点D1相连接，所述N5L的栅极与所述节点B2相连接，所述N6L的栅极与所述节点B1相连接。
优选地，所述第四支路包括第四支路电源、PMOS管P7L、PMOS管P8L、NMOS管N7L、NMOS管N8L，所述第三支路电源与P7L的源极相连接，所述P7L的漏极连接P8L的源极，所述P8L的漏极依次连接所述节点D1、所述N7L的漏极，所述N7L的源极连接N8L的漏极，所述N8L的源极接地，所述P7L的栅极与所述节点A2相连接，所述P8L的栅极与所述节点A1相连接，所述N7L的栅极与所述节点C2相连接，所述N8L的栅极与所述节点C1相连接。
优选地，所述第五支路包括第五支路电源、PMOS管P1R、PMOS管P2R、NMOS管N1R、NMOS管N2R，所述第五支路电源与P1R的源极相连接，所述P1R的漏极连接P2R的源极，所述P2R的漏极依次连接所述节点A2、所述N1R的漏极，所述N1R的源极连接N2R的漏极，所述N2R的源极接地，所述P1R的栅极与所述节点D1相连接，所述P2R的栅极与所述节点D2相连接，所述N1R的栅极与所述节点B1相连接，所述N2R的栅极与所述节点B2相连接。
优选地，所述第六支路包括第六支路电源、PMOS管P3R、PMOS管P4R、NMOS管N3R、NMOS管N4R，所述第六支路电源与P3R的源极相连接，所述P3R的漏极连接P4R的源极，所述P4R的漏极依次连接所述节点B2、所述N3R的漏极，所述N3R的源极连接N4R的漏极，所述N4R的源极接地，所述P3R的栅极与所述节点A1相连接，所述P4R的栅极与所述节点A2相连接，所述N3R的栅极与所述节点C1相连接，所述N4R的栅极与所述节点C2相连接。
优选地，所述第七支路包括第七支路电源、PMOS管P5R、PMOS管P6R、NMOS管N5R、NMOS管N6R，所述第七支路电源与P5R的源极相连接，所述P5R的漏极连接P6R的源极，所述P6R的漏极依次连接所述节点C2、所述N5R的漏极，所述N5R的源极连接N6R的漏极，所述N6R的源极接地，所述P5R的栅极与所述节点D1相连接，所述P6R的栅极与所述节点D2相连接，所述N5R的栅极与所述节点B1相连接，所述N6R的栅极与所述节点B2相连接。
优选地，所述第八支路包括第八支路电源、PMOS管P7R、PMOS管P8R、NMOS管N7R、NMOS管N8R，所述第八支路电源与P7R的源极相连接，所述P7R的漏极连接P8R的源极，所述P8R的漏极依次连接所述节点D2、所述N7R的漏极，所述N7R的源极连接N8R的漏极，所述N8R的源极接地，所述P7R的栅极与所述节点A1相连接，所述P8R的栅极与所述节点A2相连接，所述N7R的栅极与所述节点C1相连接，所述N8R的栅极与所述节点C2相连接。
本发明所达到的有益效果：本发明通过增加冗余存储节点，提高了锁存器抗单粒子翻转的性能。当电路初始状态为10101010时，若B1受到粒子打击导致其逻辑电平从0翻转为1时，N6L由截止变为导通，但由于B2的电平仍为0，N6R保持截止，因此C2仍保持高电平，不会发生翻转，B1也恢复为低电平，最终逻辑输出不会发生偏转；若B1受到粒子打击导致其逻辑电平从0翻转为1，同时C1受到粒子打击导致其逻辑电平从1翻转为0时，N6L由截止变为导通，N4L由导通变为截止，但由于B2、C2的电平正常，N6R仍保持截止，N4R仍保持导通，因此C1仍为高电平，由于P3L、P4L保持截止，B1也恢复为低电平，最终逻辑输出不会发生偏转。当电路初始状态为01010101时，电路也具有相似的逻辑结果。综上所述，当节点受到粒子打击时，本发明都会有正确的逻辑输出。
附图说明
图1是Quatro的传统基本结构原理示意图；
图2是本发明的锁存器结构的第一支路、第二支路、第三支路、第四支路的结构示意图；
图3是本发明的锁存器结构的第五支路、第六支路、第七支路、第八支路的结构示意图。
具体实施方式
一种抗单粒子翻转的锁存器结构，在Quatro的四个支路上分别加一个冗余节点，MOS管的数量也翻倍，保证每个节点依然连接两个PFET（或NFET）晶体管。将两组节点分别放入图2、图3中。如图可见，所述优化结构包含第一支路、第二支路、第三支路、第四支路、第五支路、第六支路、第七支路、第八支路，还包括节点A1、节点B1、节点C1、节点D1、节点A2、节点B2、节点C2、节点D2共八个存储节点，所述节点A1设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点C1设置于所述第三支路上，所述节点D1设置于所述第四支路上，所述节点A2设置于所述第五支路上，所述节点B2设置于所述第六支路上，所述节点C2设置于所述第七支路上，所述节点D2设置于所述第八支路上，所述第一支路通过所述节点A1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第二支路通过所述节点B1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第三支路通过所述节点C1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第四支路通过所述节点D1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第五支路通过所述节点A2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第六支路通过所述节点B2与所述第一支路、第三支路、第五支路、第七支路相连接，所述第七支路通过所述节点C2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第八支路通过所述节点D2与所述第一支路、第三支路、第五支路、第七支路相连接。
优选地，所述第一支路包括第一支路电源、PMOS管P1L、PMOS管P2L、NMOS管N1L、NMOS管N2L，所述第一支路电源与P1L的源极相连接，所述P1L的漏极连接P2L的源极，所述P2L的漏极依次连接所述节点A1、所述N1L的漏极，所述N1L的源极连接N2L的漏极，所述N2L的源极接地，所述P1L的栅极与所述节点D2相连接，所述P2L的栅极与所述节点D1相连接，所述N1L的栅极与所述节点B2相连接，所述N2L的栅极与所述节点B1相连接。
优选地，所述第二支路包括第二支路电源、PMOS管P3L、PMOS管P4L、NMOS管N3L、NMOS管N4L，所述第二支路电源与P3L的源极相连接，所述P3L的漏极连接P4L的源极，所述P4L的漏极依次连接所述节点B1、所述N3L的漏极，所述N3L的源极连接N4L的漏极，所述N4L的源极接地，所述P3L的栅极与所述节点A2相连接，所述P4L的栅极与所述节点A1相连接，所述N3L的栅极与所述节点C2相连接，所述N4L的栅极与所述节点C1相连接。
优选地，所述第三支路包括第三支路电源、PMOS管P5L、PMOS管P6L、NMOS管N5L、NMOS管N6L，所述第三支路电源与P5L的源极相连接，所述P5L的漏极连接P6L的源极，所述P6L的漏极依次连接所述节点C1、所述N5L的漏极，所述N5L的源极连接N6L的漏极，所述N6L的源极接地，所述P5L的栅极与所述节点D2相连接，所述P6L的栅极与所述节点D1相连接，所述N5L的栅极与所述节点B2相连接，所述N6L的栅极与所述节点B1相连接。
优选地，所述第四支路包括第四支路电源、PMOS管P7L、PMOS管P8L、NMOS管N7L、NMOS管N8L，所述第三支路电源与P7L的源极相连接，所述P7L的漏极连接P8L的源极，所述P8L的漏极依次连接所述节点D1、所述N7L的漏极，所述N7L的源极连接N8L的漏极，所述N8L的源极接地，所述P7L的栅极与所述节点A2相连接，所述P8L的栅极与所述节点A1相连接，所述N7L的栅极与所述节点C2相连接，所述N8L的栅极与所述节点C1相连接。
优选地，所述第五支路包括第五支路电源、PMOS管P1R、PMOS管P2R、NMOS管N1R、NMOS管N2R，所述第五支路电源与P1R的源极相连接，所述P1R的漏极连接P2R的源极，所述P2R的漏极依次连接所述节点A2、所述N1R的漏极，所述N1R的源极连接N2R的漏极，所述N2R的源极接地，所述P1R的栅极与所述节点D1相连接，所述P2R的栅极与所述节点D2相连接，所述N1R的栅极与所述节点B1相连接，所述N2R的栅极与所述节点B2相连接。
优选地，所述第六支路包括第六支路电源、PMOS管P3R、PMOS管P4R、NMOS管N3R、NMOS管N4R，所述第六支路电源与P3R的源极相连接，所述P3R的漏极连接P4R的源极，所述P4R的漏极依次连接所述节点B2、所述N3R的漏极，所述N3R的源极连接N4R的漏极，所述N4R的源极接地，所述P3R的栅极与所述节点A1相连接，所述P4R的栅极与所述节点A2相连接，所述N3R的栅极与所述节点C1相连接，所述N4R的栅极与所述节点C2相连接。
优选地，所述第七支路包括第七支路电源、PMOS管P5R、PMOS管P6R、NMOS管N5R、NMOS管N6R，所述第七支路电源与P5R的源极相连接，所述P5R的漏极连接P6R的源极，所述P6R的漏极依次连接所述节点C2、所述N5R的漏极，所述N5R的源极连接N6R的漏极，所述N6R的源极接地，所述P5R的栅极与所述节点D1相连接，所述P6R的栅极与所述节点D2相连接，所述N5R的栅极与所述节点B1相连接，所述N6R的栅极与所述节点B2相连接。
优选地，所述第八支路包括第八支路电源、PMOS管P7R、PMOS管P8R、NMOS管N7R、NMOS管N8R，所述第八支路电源与P7R的源极相连接，所述P7R的漏极连接P8R的源极，所述P8R的漏极依次连接所述节点D2、所述N7R的漏极，所述N7R的源极连接N8R的漏极，所述N8R的源极接地，所述P7R的栅极与所述节点A1相连接，所述P8R的栅极与所述节点A2相连接，所述N7R的栅极与所述节点C1相连接，所述N8R的栅极与所述节点C2相连接。

Claims (9)

1.一种抗单粒子翻转的锁存器结构，其特征在于：所述优化结构包含第一支路、第二支路、第三支路、第四支路、第五支路、第六支路、第七支路、第八支路，还包括节点A1、节点B1、节点C1、节点D1、节点A2、节点B2、节点C2、节点D2共八个存储节点，所述节点A1设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点C1设置于所述第三支路上，所述节点D1设置于所述第四支路上，所述节点A2设置于所述第五支路上，所述节点B2设置于所述第六支路上，所述节点C2设置于所述第七支路上，所述节点D2设置于所述第八支路上，所述第一支路通过所述节点A1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第二支路通过所述节点B1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第三支路通过所述节点C1与所述第二支路、第四支路、第六支路、第八支路相连接，所述第四支路通过所述节点D1与所述第一支路、第三支路、第五支路、第七支路相连接，所述第五支路通过所述节点A2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第六支路通过所述节点B2与所述第一支路、第三支路、第五支路、第七支路相连接，所述第七支路通过所述节点C2与所述第二支路、第四支路、第六支路、第八支路相连接，所述第八支路通过所述节点D2与所述第一支路、第三支路、第五支路、第七支路相连接。
2.根据权利要求1所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第一支路包括第一支路电源、PMOS管P1L、PMOS管P2L、NMOS管N1L、NMOS管N2L，所述第一支路电源与P1L的源极相连接，所述P1L的漏极连接P2L的源极，所述P2L的漏极依次连接所述节点A1、所述N1L的漏极，所述N1L的源极连接N2L的漏极，所述N2L的源极接地，所述P1L的栅极与所述节点D2相连接，所述P2L的栅极与所述节点D1相连接，所述N1L的栅极与所述节点B2相连接，所述N2L的栅极与所述节点B1相连接。
3.根据权利要求2所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第二支路包括第二支路电源、PMOS管P3L、PMOS管P4L、NMOS管N3L、NMOS管N4L，所述第二支路电源与P3L的源极相连接，所述P3L的漏极连接P4L的源极，所述P4L的漏极依次连接所述节点B1、所述N3L的漏极，所述N3L的源极连接N4L的漏极，所述N4L的源极接地，所述P3L的栅极与所述节点A2相连接，所述P4L的栅极与所述节点A1相连接，所述N3L的栅极与所述节点C2相连接，所述N4L的栅极与所述节点C1相连接。
4.根据权利要求3所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第三支路包括第三支路电源、PMOS管P5L、PMOS管P6L、NMOS管N5L、NMOS管N6L，所述第三支路电源与P5L的源极相连接，所述P5L的漏极连接P6L的源极，所述P6L的漏极依次连接所述节点C1、所述N5L的漏极，所述N5L的源极连接N6L的漏极，所述N6L的源极接地，所述P5L的栅极与所述节点D2相连接，所述P6L的栅极与所述节点D1相连接，所述N5L的栅极与所述节点B2相连接，所述N6L的栅极与所述节点B1相连接。
5.根据权利要求4所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第四支路包括第四支路电源、PMOS管P7L、PMOS管P8L、NMOS管N7L、NMOS管N8L，所述第三支路电源与P7L的源极相连接，所述P7L的漏极连接P8L的源极，所述P8L的漏极依次连接所述节点D1、所述N7L的漏极，所述N7L的源极连接N8L的漏极，所述N8L的源极接地，所述P7L的栅极与所述节点A2相连接，所述P8L的栅极与所述节点A1相连接，所述N7L的栅极与所述节点C2相连接，所述N8L的栅极与所述节点C1相连接。
6.根据权利要求5所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第五支路包括第五支路电源、PMOS管P1R、PMOS管P2R、NMOS管N1R、NMOS管N2R，所述第五支路电源与P1R的源极相连接，所述P1R的漏极连接P2R的源极，所述P2R的漏极依次连接所述节点A2、所述N1R的漏极，所述N1R的源极连接N2R的漏极，所述N2R的源极接地，所述P1R的栅极与所述节点D1相连接，所述P2R的栅极与所述节点D2相连接，所述N1R的栅极与所述节点B1相连接，所述N2R的栅极与所述节点B2相连接。
7.根据权利要求6所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第六支路包括第六支路电源、PMOS管P3R、PMOS管P4R、NMOS管N3R、NMOS管N4R，所述第六支路电源与P3R的源极相连接，所述P3R的漏极连接P4R的源极，所述P4R的漏极依次连接所述节点B2、所述N3R的漏极，所述N3R的源极连接N4R的漏极，所述N4R的源极接地，所述P3R的栅极与所述节点A1相连接，所述P4R的栅极与所述节点A2相连接，所述N3R的栅极与所述节点C1相连接，所述N4R的栅极与所述节点C2相连接。
8.根据权利要求7所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第七支路包括第七支路电源、PMOS管P5R、PMOS管P6R、NMOS管N5R、NMOS管N6R，所述第七支路电源与P5R的源极相连接，所述P5R的漏极连接P6R的源极，所述P6R的漏极依次连接所述节点C2、所述N5R的漏极，所述N5R的源极连接N6R的漏极，所述N6R的源极接地，所述P5R的栅极与所述节点D1相连接，所述P6R的栅极与所述节点D2相连接，所述N5R的栅极与所述节点B1相连接，所述N6R的栅极与所述节点B2相连接。
9.根据权利要求8所述的一种抗单粒子翻转的锁存器结构，其特征在于：所述第八支路包括第八支路电源、PMOS管P7R、PMOS管P8R、NMOS管N7R、NMOS管N8R，所述第八支路电源与P7R的源极相连接，所述P7R的漏极连接P8R的源极，所述P8R的漏极依次连接所述节点D2、所述N7R的漏极，所述N7R的源极连接N8R的漏极，所述N8R的源极接地，所述P7R的栅极与所述节点A1相连接，所述P8R的栅极与所述节点A2相连接，所述N7R的栅极与所述节点C1相连接，所述N8R的栅极与所述节点C2相连接。
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