CN111949580A - 多频率内存接口及其配置方法 - Google Patents

Abstract

本公开中提供了一种内存系统。该内存系统可以包括配置在至少一个第一等级上并且以第一频率工作的至少一个第一类型的内存，以及配置在至少一个第二等级上并且以第二频率工作的至少一个第二类型的内存。被配置在至少一个第一等级上并且以第一频率工作的至少一个第一类型的内存，被配置在至少一个第二等级上并且以第二频率工作的至少一个第二类型的内存。该内存系统还可以包括被配置为生成所述第一频率的第一时钟和所述第二频率的第二时钟的物理块（PHY）。

Description

多频率内存接口及其配置方法

技术领域

本公开一般涉及一种内存接口，尤其涉及一种在同一系统中以不同频率工作的多等级、多协议的内存接口。

背景技术

根据响应时间，现代计算机系统的内存存储器可分为以下几类：从最快的内部寄存器、高速缓存器、主内存（例如动态随机存取存储器（DRAM））到慢速本地在线存储器，例如硬盘和离线存储器，例如磁盘。大多数快速存储器的类型是易失性的，这意味着在断电时不能保存存储器中的内容，而慢速存储器的类型是非易失性的，这意味着即使在电源断开后也可以保存存储器中的内容。

上述分类是相对粗略的，并且当前有许多可用的或正在开发的新型存储器介质，例如相变存储器（PCM）、磁性随机存取存储器（MRAM）、电阻式随机存取存储器（ReRAM）。它们中的大多数被用作相对快速的存储器类型，但是本质上是非易失性的。为了利用现有的开发成果，许多新存储器与现有的主流存储器（例如DRAM）共享兼容的接口协议。代替现有的主流内存存储器，新的存储器类型通常在延迟、密度和成本方面有所不同，填补了存储器层次结构之间的空白，并用作现有存储器介质的补充。新的计算机系统正在探索不同类型的存储器介质的优势，并使用一种混合方法来通过同一系统级芯片（SoC）产品支持多种类型的存储器。

即使不同类型的内存之间的协议相似，例如许多MRAM产品都在重复使用DRAM协议，但技术上的差异使得使用单个接口来支持多种类型的内存很难。例如，许多MRAM产品都兼容DRAM协议，但只能以低速运行。某些PCM产品也兼容DRAM协议，但是由于它们的密度与DRAM部分不同，因此寻址方案（例如地址总线的解码）不同。在本领域中混合内存系统架构设计需要改进。

由于许多不同类型的内存共享同一协议，因此有可能将不同类型的内存配置为多等级（rank）系统，其中较低的等级可用于一种类型的内存，例如DDR4，而较高的等级可用于用于不同类型的内存，例如MRAM或PCM。这种配置的好处在于，它提供了一种具有多类存储层次结构的内存系统，并有助于根据延迟和密度需求分离不同的数据和指令，同时减少了硅颗粒面积和成本。尽管在多等级系统中，因为地址引脚以及接口频率在不同等级之间共享，所有等级通常具有相同的密度。即使这样的混合系统为计算机系统提供了不同内存类别的好处，但它经常受到不同内存类型之间差异的限制。例如，只能使用兼容的寻址方案，并且接口只能以不同等级上的不同内存类型的最低频率运行，从而降低了快速内存类型的潜在性能。

因此，期望提供一种可以在同一系统中以不同频率操作的多等级多协议内存接口。

发明内容

根据本公开的一方面，提供了一种内存系统。该内存系统可以包括被配置在至少一个第一等等级上并且以第一频率工作的至少一个第一类型的内存，以及被配置在至少一个第二等等级上并且以第二频率工作的至少一个第二类型的内存。该内存系统还可以包括物理块（PHY），该物理块被配置为生成所述第一频率的第一时钟和所述第二频率的第二时钟。

在某些实施例中，该内存系统可以包括数据总线、地址总线和命令总线。在所述第一类型的内存和所述第二类型的内存之间共享所述数据总线、所述地址总线或所述命令总线中的至少一个。

在某些实施例中，所述第一类型的内存和所述第二类型的内存中的每一个均连接至芯片使能（CE）引脚。当主机选择所述CE引脚时，所述主机可以访问连接到所述CE引脚的内存。

在某些实施例中，所述内存系统还可以包括被配置为控制所述至少一个第一类型的内存的第一内存控制器，以及被配置为控制所述至少一个第二类型的内存的第二内存控制器，所述第一内存控制器和所述第二内存控制器可以第三频率工作。

在某些实施例中，所述内存系统还可以包括数据选择器（MUX），该数据选择器连接到所述第一内存控制器和所述第二内存控制器，并且被配置为切换所述第一类型内存和所述第二类型内存的可访问状态。当主机选择至少一个第一类型的内存中的一个时，所述主机可以通过所述MUX访问所述第一内存控制器。当所述主机选择至少一个第二类型的内存中的一个时，所述主机可以通过所述MUX访问所述第二内存控制器。

在某些实施例中，所述PHY可以在第四频率工作。所述第四频率可以是所述第三频率的倍数。

在某些实施例中，所述第二频率可以是所述第一频率的分数。

在某些实施例中，所述第四频率也可以是所述第一频率或所述第二频率中的至少一个的倍数。

在某些实施例中，所述PHY可以被配置为基于所述第四频率将内存系统的接口信号划分为多个连续的阶段。

在某些实施例中，所述多个连续阶段可以包括至少一个第一阶段和至少一个第二阶段。所述至少一个第一类型的内存中的一个在所述第一频率的所述至少一个第一阶段中可以被主机访问。所述至少一个第二类型的内存中的一个在所述第二频率的所述至少一个第二阶段中可以被所述主机访问。

根据本公开的一方面，提供了一种方法。该方法可以包括从主机接收对内存系统中的内存的选择。该内存系统可以包括被配置为以第一频率工作的至少一个第一类型的内存，以及被配置为以第二频率工作的至少一个第二类型的内存。该方法还可以包括：确定被选择的内存的类型；确定与所述被选择的内存的类型相对应的内存控制器；以及通过所述内存控制器在所述主机和所述被选择的内存之间建立通信。

附加特征将在下面的描述中部分地阐述，并且对于本领域技术人员而言，在阅读以下附图时将变得显而易见，或者可以通过示例的生产或操作来获悉。本公开的特征可以通过实践或使用在下面讨论的详细示例中阐述的方法、手段和组合的各个方面来实现和获得。

附图的简要说明

示例性实施例进一步描述本公开。参照附图详细描述这些示例性实施例。这些图未按比例绘制。这些实施例是非限制性的示例性实施例，其中贯穿附图的所有视图，相似的附图标记表示相似的结构，并且其中：

图1是根据本公开的一些实施例的示例性处理系统的示意图；

图2是根据本发明一些实施例的示例性存储器设备的示意图。

图3是根据本公开的一些实施例的示例性内存接口的示意图。

图4是根据本公开的一些实施例的示例性引脚配置的示意图；

图5是根据本公开的一些实施例的示例性4等级内存接口的示意图；

图6是根据本公开的一些实施例的示例性4等级内存接口的时序图；和

图7是根据本公开的一些实施例的用于在主机与内存之间建立通信的示例性方法的流程图。

具体实施方式

呈现以下描述以使本领域的任何技术人员能够制作和使用本公开，并且在特定应用及其要求的上下文中提供以下描述。对所公开的实施例的各种修改对于本领域技术人员而言将是显而易见的，并且在不脱离本公开的精神和范围的情况下，本文中定义的一般原理可以应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是应被赋予与权利要求一致的最宽范围。

本文所使用的术语仅出于描述特定示例实施例的目的，而不旨在进行限制。如本文所使用的，单数形式的“一”、“一个”和“该”也可以意图包括复数形式，除非上下文另外明确指出。将进一步理解的是，当在本说明书中使用的术语“包括”、“包含”和/或“具有”指定存在所述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整数、步骤、操作、元件、组件和/或这些的组。

在参考以下描述并参考以下附图时，本公开的这些和其他特征以及特性以及操作方法和结构的相关元件的功能以及这些部分的组合和制造系统将变得更加清楚。所有这些构成本公开的一部分。然而，应明确地理解，附图仅出于说明和描述的目的，并且无意于限制本公开的范围。应当理解，附图未按比例绘制。

本公开中使用的流程图示出了根据本公开的一些实施例的系统实现的步骤。应当明确地理解，流程图的步骤可以不按顺序实现。相反，可以以相反的顺序或同时实现这些步骤。此外，可以将一个或多个其他步骤添加到流程图。可以从流程图中删除一项或多项步骤。

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图和实施例对本发明进行进一步详细描述。应当理解，本文所述的具体实施方式仅是本发明的示例，并不用于限制本发明。

本公开涉及可以在相同计算机系统上针对不同等级在不同频率下工作的内存接口，并且使得快速内存能够全速工作，同时具有使多个内存类别共存于内存接口中的益处。然后，计算机系统可以根据它们的延迟和密度需求在不同的地址空间中分离数据或指令，以利用不同内存类型的性质。本内存接口包括同一产品上的多个控制器逻辑块，例如，用于控制配置在较低等级上的第一类型的内存的第一内存控制器逻辑和用于控制配置在较高等级上的第二类型的内存的第二内存控制器逻辑。可以在第一内存控制器逻辑和第二内存控制器逻辑之间使用数据选择器（MUX），以基于主机当前正在访问的等级来选择哪个内存控制器逻辑通过MUX。通用内存接口物理块（PHY）设计为使得它可以灵活地以不同的频率传输不同的地址和命令，并在主机访问特定等级的内存时支持任何寻址方案。PHY生成两个或多个不同频率的时钟，并将每个时钟发送到系统中的相应内存。在任何给定时间，只有一个等级处于活动状态并被访问，处于活动等级的设备以其自己的频率接收地址、命令、时钟和数据。

图1是根据本公开的一些实施例的示例性处理系统100的示意图。根据本公开的各种实施例，处理系统100可以包括处理器110、内存接口120、存储器设备130、控制器逻辑150、通信端口160和/或用于存储或处理数据的任何其他合适的组件。

处理器110可以被配置为处理信息和/或数据。处理器110可以是单核处理器或多核处理器。仅作为示例，处理器110可以包括中央处理单元（CPU）、专用集成电路（ASIC）、专用指令集处理器（ASIP）、图形处理单元（GPU）、物理处理单元（PPU）、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、可编程逻辑设备（PLD）、控制器、微控制器单元、精简指令集计算机（RISC）、微处理器等或其任何组合。在一些实施例中，处理器110可以从存储器设备130和/或外部存储器设备140接收数据或信息。接收到的数据或信息可以由处理器110处理。可以将处理后的数据或信息发送到处理系统100中的任何组件（例如，存储器设备130、外部存储器设备140、内存接口120）或通过通信端口160发送到处理系统100外部的任何外部设备。在一些实施例中，处理器110可以经由内存接口120访问存储器设备130和/或外部存储器设备140。

内存接口120可以是便于集成电路（例如，处理器110）与存储器设备（例如，存储器设备130、外部存储器设备140）之间的通信的接口。当内存接口120便于处理器110与外部存储器设备140之间的通信时，内存接口120也可以称为外部内存接口。内存接口120可以包括数据选择器（MUX）和多个内存控制器。如本文所使用的，MUX可以指的是选择多个模拟或数字输入信号之一并将所选择的输入转发到单线（多输入、单输出开关）的多路复用器，或采用单输入信号并将该输入信号转发到多数据输出线（单输入、多输出开关）中的多路分配器，或多路复用器和多路分配器的组合（多输入、多输出开关）。多个内存控制器中的每个可以被配置为控制存储器设备130或外部存储器设备140中的内存的类型。MUX可以被配置为仅允许多个内存控制器中的一个向MUX发送数据或通过MUX接收数据。物理块（PHY）可以包括一个或多个数据（DATA）引脚、一个或多个地址（ADD）引脚、一个或多个保留引脚、一个或多个命令（CMD）引脚（或称为控制（CTL）引脚）、一个或多个芯片使能（CE）引脚和/或一个或多个时钟（CLK或CK）引脚。PHY块可以生成两个或多个不同频率的时钟，并且每个时钟可以被发送到存储器设备130中的相应内存。

存储器设备130可以被配置为存储数据或信息。内存接口120可以访问存储器设备130。存储器设备130可以包括不同类型和工作频率的多个内存。多个内存可以基于它们的属性而被分类为至少一种类型的内存。内存的属性可以包括但不限于工作频率、制造工艺、易失性或非易失性、内存单元的密度、延迟时间、引脚配置和工作模式。

仅作为示例，存储器设备130可以包括但不限于随机存取内存（RAM）、动态随机存取内存（DRAM）、静态随机存取内存（SRAM）、非易失性随机内存、存取内存（NVRAM）、电阻式随机存取内存（ReRAM）、铁电随机存取内存（FRAM）、磁阻随机存取内存（MRAM）、相变内存（PCM）、导电桥随机存取内存（CBRAM）、nano-RAM（NRAM）、浮接栅随机存取内存（FJG RAM）、只读内存（ROM）、掩码ROM（MROM）、可编程只读内存内存（PROM）、可擦可编程只读内存（EPROM）、电可擦可编程只读内存（EEPROM）、闪存、赛道内存（race track memor）、千足虫内存（millipede memory）、光盘、磁盘和/或硬盘。在一些实施例中，外部存储器设备140的内存的类型可以与存储器设备130的内存的类型相同或不同。例如，存储器设备130和外部存储器设备140都可以是DRAM。作为另一示例，存储器设备130可以包括DRAM和PCM两者，而外部存储器设备140可以仅包括DRAM。

控制器逻辑150可以被配置为控制处理器110和/或内存接口120。例如，控制逻辑150可以经由控制总线将控制信号发送到处理器110和/或内存接口120，以控制处理器110和/或内存接口120，例如，以便于它们之间的数据或命令传输，同步时钟，连接或断开其引脚等。

通信端口160可以被配置为与处理系统100外部的外部设备通信。通信端口160包括但不限于无线收发器、串行端口、通用串行总线（USB）端口、输入/输出（I/O）端口、数字视频接口、并行端口、音频端口、视频接口、高清媒体接口（HDMI）端口等。在一些实施例中，外部存储器设备140可以经由通信端口160连接到内存接口120。

图2是根据本公开的一些实施例的示例性存储器设备的示意图。在一些实施例中，存储器设备200可以是存储器设备130或外部存储器设备140的示例。如图2所示，存储器设备200可以包括不同类型和工作频率的多个内存。可以基于它们的性质将多个内存分类为第一类型至第六类型210-260。内存的属性可以包括但不限于工作频率、制造工艺、易失性或非易失性、内存单元的密度、延迟时间、引脚配置和工作模式。例如，由于相似的特性（两个都可以工作在666.67兆赫兹（MHz）），两个DDR3-1333 SDRAM可以被分类为第一类型内存210。作为另一个示例，由于相似的特性（它们都可以以800兆赫（MHz）工作），两个DDR3-1600SDRAM和DDR4 1600 SDRAM可以归为第二类型内存220。可以注意到，本公开中的分类可以与仅关心内存的正式名称（例如，内存是SDRAM还是EEPROM）的普通内存类型的分类略有不同。例如，常规分类方法可以将DDR3-1333和DDR3-1600归为同一类型，因为它们都被称为DDR3SDRAM或DRAM。然而，由于它们的性质不同（例如，它们以不同的频率工作），因此本公开中的分类方法可以将它们分为两种不同的类型（例如，分别为第一类型的内存210和第二类型的内存220）。作为另一示例，常规分类方法可以将DDR3-1600和DDR4-1600分类为不同的类型，因为它们的名称不同。然而，根据本公开中的分类方法，DDR3-1600和DDR4-1600可以具有相似的特性（例如，相似的工作频率）并且被分类为相同类型的内存（例如，第二类型的内存220）。有时，即使两个内存以相同的频率工作，但是如果它们的其他性质彼此非常不同，则可以根据本公开中的分类方法将它们分类为不同的类型。例如，PCM可以以与DDR4-1866相似的频率工作，但是PCM的密度和延迟可能与DDR4-1866的密度和延迟有很大不同。因此，PCM和DDR4-1866可以被分类为两种不同的类型（例如，分别为第三类型230和第四类型240）。应当注意，内存类型的分类方法不应是限制性的，在本公开的其他地方描述的实施例，例如图3-7中所示的可以应用于内存，而不管其内存如何分类或设置。

图3是根据本公开的一些实施例的示例性内存接口的示意图。如图3所示，内存接口300可以包括数据选择器（MUX）和多个内存控制器320。内存接口300可以是内存接口120的示例。多个内存330可以是存储器设备130或外部存储器设备140的内存的示例。MUX 310可以包括至少一个输入引脚和至少一个输出引脚。如本文所使用的，MUX可以指的是选择多个模拟或数字输入信号之一并将所选择的输入转发到单线（多输入、单输出开关）的多路复用器，或接收单输入信号并将其转发到多数据输出线（单输入、多输出开关）中的多路分配器，或多路复用器和多路分配器的组合（多输入、多输出开关）。在一些实施例中，MUX 310的输入引脚可以连接到内存接口300的物理（PHY）块（例如，PHY块410）。MUX 310的输出引脚可以连接到多个内存控制器320（例如，内存控制器1，内存控制器2，…，内存控制器N）。例如，MUX 310可以包括用于多个内存控制器320中的每一个的单独的输出引脚。

在一些实施例中，每个输出引脚可以对应于相应的内存控制器的可访问状态。例如，如果存储控制器的可访问状态设置为1，则存储控制器的输出引脚可能处于高电压状态。可以在MUX 310的输入引脚与对应于内存控制器的MUX 310的高电压输出引脚之间建立连接。存储控制器可能能够通过MUX 310接收或发送数据。如果存储控制器的可访问状态设置为0，则存储控制器的输出引脚可能处于低电压状态。MUX 310的输入引脚可能未连接到MUX 310的对应于内存控制器的低电压输出引脚。

作为另一示例，多个内存控制器320中的至少一个可以共享一个或多个输出引脚。仅作为示例，N可以是八，八个内存控制器320中的每一个可以连接到数据选择器310的三个输出引脚。通过三个输出引脚的不同配置（例如，不同的电压电平），数据选择器可以选择不同的内存控制器320。例如，0-0-1可以对应于选择第二内存控制器，1-1-0可以对应于选择第七内存控制器。在这种情况下，可以进一步处理从三个输出引脚产生的信号以获得原始输入信号。

多个内存控制器320可以以相同的频率或不同的频率工作。例如，多个内存控制器320可以以相同的频率（例如，PHY块的工作频率的分数）工作。作为另一示例，多个内存控制器320中的每一个可以以与其所连接的内存的工作频率相等的频率工作。

在一些实施例中，每个内存控制器320可以连接到多个内存330中的多个。例如，内存控制器1可以连接到M1内存（例如，内存1-1，内存1-2，…，内存1-M1）。作为另一示例，内存控制器N可以连接到MN内存（例如，内存N-1，内存N-2，…，内存N-MN）。连接到同一内存控制器的内存可以是相同类型的，并且以相同的频率工作。例如，M1内存可以是全部以600 Mhz工作的DRAM。仅作为示例，连接到内存控制器1的M1内存的工作频率可以是最高的，连接到内存控制器2的M2内存的工作频率可以是较低的，连接到内存控制器3的M3内存的工作频率可以是更低的，依此类推。连接到存储控制器N的MN个内存的工作频率可能是最低的。

在一些实施例中，每个内存330可以被配置为在一个等级中。仅作为示例，连接到存储控制器1的M1内存可以被配置在较低的等级（例如，等级0、等级1、等级2），而连接到存储控制器N的MN内存可以被配置在较高的等级上。在一些实施例中，内存接口300可以是4等级内存接口。例如，N可以是2，M1和M2都可以是2。换句话说，MUX 310可以连接到内存控制器1和内存控制器2。内存控制器1可以连接到均以频率f工作的内存1-1和内存1-2。内存控制器2可以连接到均以小于f（例如，½ f）的频率工作的内存2-1和内存2-2。内存1-1、内存1-2、内存2-1和内存2-2可以分别配置在等级0、1、2和3上。关于4等级内存接口的详细描述可以在本公开的其他地方找到，例如，图5-6所示及其描述。

在一些实施例中，内存控制器320可以一次仅与连接的内存中的一个通信。例如，一次仅可以启用一个内存（例如，经由本公开的其他地方描述的相应的芯片使能引脚）。内存控制器可以尝试与所有连接的内存建立通信，并且仅启用的内存可以与内存控制器建立通信。作为另一示例，内存控制器可以尝试仅与一个目标内存建立通信。在这种情况下，无论是否启用其他内存，仅目标内存都可以与内存控制器建立通信。

图4是根据本公开的一些实施例的示例性引脚配置的示意图。如图4所示，内存接口（例如，内存接口120，内存接口300）的物理（PHY）块410可以包括一个或多个数据（DATA）引脚、一个或多个地址（ADD）引脚、一个或多个保留引脚、一个或多个命令（CMD）引脚（或称为控制（CTL）引脚）、一个或多个芯片使能（CE）引脚和/或一个或多个时钟（CLK或CK）引脚。

引脚（或数据总线）可以包括DQS（选通）引脚和DQ（数据）引脚。DQS引脚可以对应于用于同步的时间信号，并且DQ引脚可以对应于数据或值。DQ引脚可以共同对应于一个二进制数或一个值，而每个DATA引脚构成二进制数的一位。例如，8个DQ引脚可共同对应于000000000（例如0）和11111111（例如255）之间的二进制数。在一些实施例中，可以省略DQS引脚。DATA引脚的数量（或称为数据总线的宽度或数据总线的位）定义了数据值的范围，并且可以是任何合理的整数，例如4、8、12、16等。

引脚（或地址总线）可以是对内存（例如，存储器设备130、外部存储器设备140）中的存储位置的参考。例如，数据项通常按内存中存储位置的有序和有限顺序排列。ADD引脚可以共同对应于十六进制或二进制数，其对应于存储位置。ADD引脚可以允许快速访问存储在内存（尤其是RAM）中的数据。在一些实施例中，数据可以二进制数形式存储在内存中，并且内存可以在特定的内存位置中存储多达一个字节的数据。大于一个字节的数据可以使用一系列对应的地址连续地划分为多个字节。ADD引脚的数量（或称为地址总线的宽度或地址总线的位）可以大于或等于所访问内存中存储位置的地址的位数。ADD引脚的配置可以根据其访问的内存进行更改。

引脚（或命令总线）可用于接收或发送命令。这些命令可以包括但不限于预充电命令、激活命令、读取命令、写入命令、突发终止命令、加载模式寄存器命令、自动刷新命令、自刷新命令、无操作命令或其他命令。通过将CMD引脚配置为不同的电压（例如，1或0，高电压或低电压），可以生成特定的命令。CMD引脚的数量和配置可能取决于所访问内存的CMD引脚的数量和配置。

保留引脚可以是定制的引脚，可以根据内存接口正在访问的内存的请求进行配置。例如，保留引脚可以配置有不同的电压（例如，1或0，高电压或低电压），以将特定命令发送到特定内存。作为另一示例，如果内存接口所连接的内存的内存位置的地址长于内存接口的PHY块410上的ADD引脚的数量。保留引脚可以用作现有ADD引脚的额外引脚。

引脚可以用于向内存420提供电源或指令，以使相应的内存能够启用。在一些实施例中，每个内存420可以连接到单独的CE引脚。可选地，至少一些内存420可以共享一个或多个CE引脚。当内存的CE引脚设置为高电压时，可以使内存能够启用（例如，处于工作状态）。当内存的CE引脚设置为低电压时，内存可能处于关闭状态或睡眠状态（与处于工作状态时相比，其能耗降低了约80％）。例如，当DATA引脚=00010101，ADD引脚=1100101010011011，CMD引脚=01（对应于内存接口410的“读取”命令）时，CE引脚1=1，CE引脚X（其他）=0，则存储接口可以在内存1（例如，内存420-1）的内存位置“CA9B”中写入值“21”。

引脚可以用于生成到内存420的时钟信号。在一些实施例中，内存420中的每种类型的内存可以以特定频率工作。在一些实施例中，每个内存420可以连接到单独的CLK引脚。一对相同类型的内存420可以连接到一对CLK引脚，该一对CLK引脚产生相同频率的时钟信号。可选地，至少一些内存420可以共享CLK引脚。例如，可以将以相同工作频率的相同类型的内存连接到相同的CLK引脚。当选择了内存420中的特定内存时，PHY块410可以改变与所选择的内存相对应的CLK引脚的状态，从而以某个振荡频率在0与1之间（在低电压与高电压之间）振荡。振荡的CLK引脚可以以与所选内存的工作频率相同的振荡频率提供内存时钟信号（例如，方波）。在一些实施例中，PHY接口410可以包括单独的时钟信号（称为PHY时钟信号）。PHY接口410可以通过乘法器（例如，增加输入信号的频率的设备）、分频器（例如，减少输入信号的频率的设备）和/或合成器（例如，操纵输入信号频率的设备）从PHY时钟信号生成内存时钟信号。在一些实施例中，所生成的内存时钟信号可以是锁相环（PLL）信号或非PLL信号。

如图4所示，内存420（例如，内存420-1，内存420-2，内存420-3，内存420-4，…，内存420-N）的CE引脚和CLK引脚可以直接连接到内存接口410的CE引脚和CLK引脚。内存420的DATA引脚、ADD引脚和CMD引脚可以经由内存控制器（例如，内存控制器320）连接到内存接口的相应引脚。换句话说，内存控制器可以控制内存420的DATA引脚、ADD引脚和CMD引脚与内存接口410的相应引脚之间的通信。在一些实施例中，内存420的所有DATA引脚、ADD引脚、CMD引脚、CE引脚、CLK引脚可以经由内存控制器连接到内存接口410上的相应引脚。可选地，内存420的所有DATA引脚、ADD引脚、CMD引脚、CE引脚、CLK引脚可以直接连接到内存接口410上的相应引脚。在一些实施例中，一些内存420的引脚可以直接连接到内存接口410上的相应引脚，而一些内存420的其他引脚可以通过内存控制器连接到内存接口410上的相应引脚。

在一些实施例中，每个内存420可以被配置在一个等级中。例如，内存420-1至420-N可以分别配置在等级0，等级1，…，等级N-1上。如上所述，数据总线可以包括选通（DQS）和数据（DQ），并且在所有等级之间共享。地址和命令总线也在所有等级之间共享。数据总线、地址总线和命令总线可以是通用的，而不具有固定的用途。专用的CE引脚可以连接到每一等级。主机上可能会产生多个时钟信号。每个等等级可以具有其自己的专用时钟信号，或者将不同等级的一种内存进行分组以具有共享的时钟信号。例如，可以为由相同类型和速度的内存共享的等级生成一对时钟。

柔性PHY 410可以被设计为支持多种接口协议，并且控制器逻辑处理不同等级之间的差异。PHY 410的地址和命令部分是通用的，因此可以在任何给定的内存时钟周期将其配置为任何地址或命令引脚。PHY 410可以将接口信号划分为可以支持几种频率组合的分离的阶段。从内存420的方面来看，控制器和PHY 410一起可以决定在信号的每个阶段处发送什么以成形接口信号，就像其以特定频率以及特定寻址方案工作一样。

图5是根据本公开的一些实施例的示例性4等级内存接口的示意图。如图5所示，内存接口500可以包括物理块510、数据选择器（MUX）520、内存控制器1530和内存控制器2535。内存接口500可以被设计在系统级芯片（SOC）上。在一些实施例中，内存接口500可以与内存540（例如，内存540-1、内存540-2、内存540-3、内存540-4）通信。内存540-1和内存540-2可以是第一类型，并且两者都以第一频率f工作。内存540-1和内存540-2可以由内存控制器1530连接和控制。内存540-3和内存540-4可以是第二类型，并且两者均以第二频率工作。内存540-3和内存540-4可以由内存控制器2535连接和控制。第二频率可以小于第一频率f（例如，½f）。内存540-1、内存540-2、内存540-3和内存540-4可以分别配置在等级0、等级1、等级2和等级3上。在一些实施例中，内存控制器1530和内存控制器2535的工作频率可以相同。PHY块510的工作频率可以是内存控制器530和535的工作频率的倍数。可选的，PHY块510的工作频率可以是第一频率或第二频率中的至少一个的倍数。PHY块510可以包括一个或多个DATA引脚、一个或多个ADD和CMD引脚以及四个芯片使能（CE）引脚550和四个时钟（CK或CLK）引脚560。关于引脚的定义和功能的详细描述可以在本公开的其他地方找到，例如，图4所示及其描述。四个CE引脚550可以分别连接到四个内存540。四个CK引脚560也可以分别连接到四个内存540。DATA引脚、ADD引脚和CMD引脚可以连接到MUX 520。根据主机要访问的内存的类型，输入信号可以从DATA引脚、ADD引脚和CMD引脚传输到MUX 520，并传输到存储控制器1530或存储控制器2 535。

例如，当等级0的第一内存540-1被主机选择访问时，与第一内存540-1相对应的第一CE引脚可以被设置为1（或高电压），而其他三个CE引脚可以设置为0（或低电压）。可以将第一CK引脚设置为以第一内存540-1的工作频率（例如，f）在0和1之间振荡，而可以将其他三个CK引脚设置为0（或低电压）。输入信号可以从DATA引脚、ADD引脚和CMD引脚发送到MUX520，并且MUX可以将输入信号发送到内存控制器1530。然后，内存控制器1 530可以将所接收的信号发送到等级0的第一内存540-1（或更具体地，第一内存540-1的对应引脚）。可以建立主机与第一内存540-1之间的频率为f的通信。

在另一内存（例如，等级2的第三内存540-3）被主机选择访问的情况下，可以将与第三内存540-3对应的第三CE引脚设置为1（或高电压），而其他三个CE引脚可以设置为0（或低电压）。第三CK引脚可以被设置为以第三内存540-3的工作频率（例如，½f）在0和1之间振荡，而其他三个CK引脚可以被设置为0（或低电压）。输入信号可以从DATA引脚、ADD引脚和CMD引脚发送到MUX 520，并且MUX可以将输入信号发送到内存控制器2 535。然后，内存控制器2 535可以将接收到的信号发送到等级2的第三内存540-3（或更具体地，第三内存540-3的对应引脚）。可以建立主机在频率½f与第三内存540-3之间的通信。主机与等级0和等级2在不同时间段之间的通信的示例性时序图可以在图6及其描述中找到。

图6是根据本公开的一些实施例的示例性4等级内存接口的时序图。在一些实施例中，图6可以是对应于图5中的4等级内存接口500的时序图。再次参考图5，内存540-1和内存540-2可以是第一类型，并且都以第一频率f工作。内存540-1和内存540-2可以由内存控制器1530连接和控制。内存540-3和内存540-4可以是第二类型，并且两者均以第二频率工作。内存540-3和内存540-4可以由内存控制器2535连接和控制。第二频率可以小于第一频率f（例如，½f）。内存540-1、内存540-2、内存540-3和内存540-4可以分别配置在等级0、1、2和3上。

块510可以生成在频率f的第一对（在第一CK引脚和第二CK引脚上）和在频率1/2f的第二对（在第三CK引脚和第四CK引脚上）的两对自由运行时钟，当选择CE0（例如，第一内存540-1）时，可以选择内存控制器1 530以通过MUX 520发送/接收数据。内存控制器1 530可以使用PHY块510在阶段2和阶段3发送信号，以形成具有与CK0的上升沿中心对准的建立和保持窗口的命令或地址信号。类似地，可以以频率f将DQS和DQ（例如，与DATA引脚相关联的选通和数据）发送到CE0上的设备（例如，第一内存540-1）。当选择CE2（例如，第三内存540-3）时，可以选择内存控制器2 535以通过MUX 520发送数据。内存控制器2 535可以在阶段7、8、9和10中发送数据，以形成具有与CK2的上升沿中心对准的建立和保持窗口的命令或地址信号。类似地，DQS和DQ（例如，与DATA引脚相关联的选通和数据）以½f的频率发送到CE2上的设备（例如，第三内存540-3）。在这样的配置下，每个设备（每个内存540）可以接收其自己的CE和CK、对应于其自己的CK频率的共享命令和地址总线以及适合其自己的寻址方案的地址信号。

图7是根据本公开的一些实施例的用于在主机与内存之间建立通信的示例性方法的流程图。在一些实施例中，方法700可以在如图1所示的处理系统100上实现。例如，方法700可以指令的形式存储在存储器介质（例如，存储器设备130、外部存储器设备140、处理器110的内部内存、内存接口120的内部内存、控制逻辑150）中，并由处理器110、控制逻辑150和/或内存接口120调用和/或执行。以下示出的方法700中的步骤旨在说明。在一些实施例中，方法700可以利用一个或多个未描述的附加步骤和/或没有所讨论的一个或多个步骤来完成。另外，如图7所示和以下描述的方法700的步骤的顺序并不意图是限制性的。

在710，内存接口120可以从主机接收内存的选择。主机可以是处理器110、控制逻辑150、处理系统100中的任何其他组件或处理系统100外部的外部设备。所选择的内存可以是存储器设备130或外部存储器设备140中的多个内存中的一个。例如，所选择的内存可以是图3中的内存330中的一个（例如，内存1-1、内存1-2…或内存N-M N）。

在720，内存接口120可以确定所选内存的类型。在一些实施例中，可以根据所选择的内存的工作频率、制造工艺、特性、引脚配置和/或工作模式来确定所选择的内存的类型。仅作为示例，所选择的内存的类型可以包括但不限于随机存取内存（RAM）、动态随机存取内存（DRAM）、静态随机存取内存（SRAM）、非易失性随机内存（MVRAM）、电阻式随机存取内存（ReRAM）、铁电随机存取内存（FRAM）、磁阻随机存取内存（MRAM）、相变内存（PCM）、导电桥随机存取内存（CBRAM）、nano-RAM（NRAM）、浮接栅随机存取内存（FJG RAM）、只读内存（ROM）、掩码ROM（MROM）、可编程只读内存内存（PROM）、可擦可编程只读内存（EPROM）、电可擦可编程只读内存（EEPROM）、闪存、赛道内存、千足虫内存等。

可选地或附加地，可以基于所选内存的工作频率或时钟频率来确定所选内存的类型。在一些实施例中，存储器设备130或外部存储器设备140中的多个内存可以基于它们的工作频率或时钟频率被预先分类为多种类型（如图2所示）。内存接口120可以直接基于该分类来确定所选择的内存的类型。例如，两个DDR3-1333 SDRAM内存根据它们的工作频率（例如666.67兆赫兹（MHz））被预先分类为图2中的第一类型的内存210。在720，当主机在710中选择两个DDR3-1333 SDRAM内存中的一个时，内存接口120可以直接将所选内存的类型确定第一类型。在一些实施例中，接口120可以首先确定所选内存的等级，然后确定与该等级相对应的所选内存的类型。

在730，内存接口120可以确定与所选择的内存的类型相对应的内存控制器。在一些实施例中，每种类型的内存可以连接到独立的内存控制器。参考图3，不同类型的内存330可以由独立的内存控制器320控制。例如，第一类型的内存（例如，内存1-1，内存1-2，…，内存1-M1）可以由内存控制器1控制。内存控制器1可以控制从第一类型的内存或向第一类型的内存的数据传输。如果主机选择了第一类型的内存中的一个，则内存接口120可以将内存控制器1确定为与所选择的内存的类型相对应的内存控制器。

在740，内存接口120可以改变控制内存控制器的数据选择器（MUX）上的内存控制器的可访问状态。例如，控制内存控制器的MUX也可以连接到一个或多个其他内存控制器。MUX可以为MUX连接到的每个存储控制器包括一个单独的输出引脚。每个输出引脚可以对应于相应控制器的可访问状态。例如，如果存储控制器的可访问状态设置为1，则存储控制器的输出引脚可能处于高电压。可以在MUX的输入引脚和与存储控制器相对应的MUX的高电压输出引脚之间建立连接。内存控制器能够通过MUX从主机接收数据或将数据发送到主机。如果存储控制器的可访问状态设置为0，则存储控制器的输出引脚可能处于低电压。MUX的输入引脚可能未连接到与内存控制器相对应的MUX的低电压输出引脚。

在750，内存接口120可以基于所选择的内存来改变内存接口物理（PHY）块（例如，PHY块410、PHY块510）的芯片使能（CE）引脚的状态。例如，每个内存可以连接到PHY块上的芯片使能（CE）引脚。当选择特定的内存时，内存接口120可以将与所选择的内存相对应的CE引脚的状态（从0）改变为1（例如，从低电压到高电压）。高电压CE引脚可以提供指令和/或电源以使所选内存工作。在一些实施例中，当将与所选择的内存相对应的CE引脚的状态从0改变为1时，内存接口120还可以将与其他未选择的内存相对应的CE引脚的状态改变为0。

在760，内存接口120可以基于所选择的内存来改变内存接口物理（PHY）块的时钟（CK）引脚的状态。例如，每个内存可以连接到PHY块上的CLK引脚。当选择了特定的内存时，内存接口120可以改变与所选择的内存相对应的CLK引脚的状态，从而以某个振荡频率在0和1之间（在低电压和高电压之间）振荡。振荡频率可以与内存的时钟频率相同。振荡的CLK引脚可以为所选内存提供内存时钟信号（例如，方波）。在一些实施例中，PHY接口可以包括单独的时钟信号（称为PHY时钟信号）。PHY接口可以通过乘法器、分频器和/或合成器从PHY时钟信号生成内存时钟信号。

在770，内存接口120可以在主机和所选内存之间建立通信。例如，可以通过CE引脚提供所选内存的电源，并且可以通过CLK引脚提供所选内存的时钟信号。主机可以通过MUX和内存控制器从所选内存读取数据或将数据写入所选内存。

应当注意的是，以上描述仅出于说明的目的而提供，并且无意于限制本公开的范围。对于本领域普通技术人员而言，可以在本公开的教导下进行多种变化和修改。然而，那些变化和修改不脱离本公开的范围。

获得描述的基本概念，本领域技术人员在阅读了该详细公开之后可以很明显地认识到，上述详细公开仅旨在通过示例的方式进行描述，而并非是限制性的。尽管这里没有明确说明，但是可能发生各种改变、改进和修改，并且它们是本领域技术人员想要的。这些改变、改进和修改旨在由本公开提出，并且在本公开的示例性实施方式的精神和范围内。

而且，某些术语已经被用来描述本公开的实施例。例如，术语“一个实施例”和/或“一些实施例”表示结合该实施例描述的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，应当强调并且应当理解，在本说明书的各个部分中对“一个实施例”或“可选实施例”的两次或更多次引用不一定都指同一实施例。此外，可以在本公开的一个或多个实施例中适当地组合特定特征、结构或特性。

此外，本领域的技术人员将意识到，本公开内容的各个方面可以以许多可授予专利的类别或环境中的任何一种进行说明和描述，包括任何新的和有用的方法、设备、制造或物质组成，或其任何新的有用的改进。因此，本公开的各方面中通常统称为“单元”、“模块”或“系统”可以完全以硬件，完全以软件（包括固件、常驻软件、微代码等）或通过组合软件和硬件来实现。此外，本公开的各方面可以通过具有计算机可读程序代码的一个或多个计算机可读介质的计算机程序产品的形式体现。

此外，所述的方法元素或序列的顺序，或者因此使用数字、字母或其他名称，并不旨在将所要求保护的过程和方法限制为任何顺序，除非可以在权利要求中指定。尽管以上公开内容通过各种示例讨论了当前被认为是本公开内容的各种有用实施例，但是应当理解，这种细节仅是出于该目的，并且所附权利要求不限于所公开的实施例，但是，相反，其旨在覆盖在所公开的实施例的精神和范围内的修改和等同设置。例如，尽管上述各种组件的实现可以体现在硬件设备中，但是它也可以实现为纯软件解决方案，例如，在现有服务器或移动设备上的安装。

类似地，应当理解，在本公开的实施例的前述描述中，有时将各种特征组合在单个实施例、附图或其描述中，以简化本公开，以帮助理解各种实施例的一个或多个。然而，本公开的方法不应被解释为反映了这样一种意图，即所要求保护的主题需要比每个权利要求中明确叙述的特征更多的特征。相反，要求保护的主题可以少于单个前述公开的实施例的所有特征。

Claims (20)

1.在一种内存系统，包括：

至少一个第一类型的内存，被配置在至少一个第一等级上并且以第一频率工作；

至少一个第二类型的内存，被配置在至少一个第二等级上并且以第二频率工作；和

物理块（PHY），被配置为生成所述第一频率的第一时钟和所述第二频率的第二时钟。

2.根据权利要求1所述的内存系统，其特征在于，还包括：

数据总线、地址总线和命令总线，其中在所述第一类型的内存和所述第二类型的内存之间共享所述数据总线、所述地址总线或所述命令总线中的至少一个。

3.根据权利要求1所述的内存系统，其特征在于，所述第一类型的内存和所述第二类型的内存中的每一个均连接至芯片使能（CE）引脚，其中

当主机选择所述CE引脚时，所述主机可以访问连接到所述CE引脚的内存。

4.根据权利要求1所述的内存系统，其特征在于，还包括：

第一内存控制器，被配置为控制所述至少一个第一类型的内存；和

第二内存控制器，被配置为控制所述至少一个第二类型的内存，

其中，所述第一内存控制器和所述第二内存控制器以第三频率工作。

5.根据权利要求4所述的内存系统，其特征在于，还包括：

数据选择器（MUX），所述数据选择器连接到所述第一内存控制器和所述第二内存控制器，并被配置为切换所述第一类型内存和所述第二类型内存的可访问状态，其中

当主机选择至少一个第一类型的内存中的一个时，所述主机可以通过所述数据选择器访问所述第一内存控制器；和

当主机选择至少一个第二类型的内存中的一个时，所述主机可以通过所述数据选择器访问所述第二内存控制器。

6.根据权利要求4所述的内存系统，其特征在于，所述PHY以第四频率工作，所述第四频率是所述第三频率的倍数。

7.根据权利要求4所述的内存系统，其特征在于，所述第二频率是所述第一频率的分数。

8.根据权利要求6所述的内存系统，其特征在于，所述第四频率是所述第一频率或所述第二频率中的至少一个的倍数。

9.根据权利要求8所述的内存系统，其特征在于，所述PHY被配置为基于所述第四频率将所述内存系统的接口信号划分为多个连续的阶段。

10.根据权利要求9所述的内存系统，其特征在于，所述多个连续阶段包括至少一个第一阶段和至少一个第二阶段，其中

所述至少一个第一类型的内存中的一个在所述第一频率的所述至少一个第一阶段中可以被主机访问；和

所述至少一个第二类型的内存中的一个在所述第二频率的所述至少一个第二阶段中可以被所述主机访问。

11.一种方法，包括：

从主机接收对内存系统中的内存的选择，所述内存系统包括被配置为以第一频率工作的至少一个第一类型的内存，以及被配置为以第二频率工作的至少一个第二类型的内存；

确定被选择的内存的类型；

确定与所述被选择的内存的类型相对应的内存控制器；和

通过所述内存控制器在所述主机和所述被选择的内存之间建立通信。

12.根据权利要求11所述的方法，其特征在于，通过所述内存控制器在所述主机与所述被选择的内存之间建立通信包括：

基于数据选择器（MUX）在与所述被选择的内存的类型相对应的内存控制器和所述主机之间建立通信，其中，所述MUX被配置为切换所述第一类型的内存和所述第二类型的内存的可访问状态。

13.根据权利要求11所述的方法，其特征在于，所述内存系统还包括物理块（PHY），所述物理块（PHY）被配置为生成第一频率的第一时钟和第二频率的第二时钟。

14.根据权利要求13所述的方法，其特征在于，通过所述内存控制器在所述主机与所述被选择的内存之间建立通信包括：

改变所述PHY的芯片使能（CE）引脚的状态，其中所述CE引脚控制所述被选择的内存的可访问性。

15.根据权利要求13所述的方法，其特征在于，所述内存控制器以第三频率工作，并且所述PHY以第四频率工作，其中所述第四频率是所述第三频率的倍数。

16.根据权利要求15所述的方法，其特征在于，所述第四频率是所述第一频率或所述第二频率中的至少一个的倍数。

17.根据权利要求16所述的方法，其特征在于，所述PHY被配置为基于所述第四频率将所述内存系统的接口信号划分为多个连续的阶段。

18.根据权利要求17所述的方法，其特征在于，所述多个连续阶段包括至少一个第一阶段和至少一个第二阶段，其中

所述至少一个第一类型的内存中的一个在所述第一频率的所述至少一个第一阶段中可以被所述主机访问；和

所述至少一个第二类型的内存中的一个在所述第二频率的所述至少一个第二阶段中可以被所述主机访问。

19.根据权利要求11所述的方法，其特征在于，所述第二频率是所述第一频率的分数。

20.根据权利要求11所述的方法，其特征在于，所述内存系统包括数据总线、地址总线和命令总线，其中在所述第一类型的内存和所述第二类型的内存之间共享所述数据总线、所述地址总线或所述命令总线中的至少一个。

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