CN111934669A - 电容耦合的电平移位器及相关的系统 - Google Patents

电容耦合的电平移位器及相关的系统 Download PDF

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Abstract

本公开的实施例涉及电容耦合的电平移位器及相关的系统。一种电容耦合的电平移位器，包括：输入，具有正输入端子和负输入端子，该输入被配置成在第一电压域中接收调制信号；比较器电路，被配置成将调制信号移位到高于第一电压域的第二电压域；以及电容性分压器电路，包括将输入的正输入端子耦合到比较器电路的正输入端子的第一电容性分压器支路，并且包括将输入的负输入端子耦合到比较器电路的负输入端子的第二电容性分压器支路。第一电容性分压器支路和第二电容性分压器支路对称，以便抵消调制信号的共模电压。还描述了一种包括该电容耦合的电平移位器的电平移位器系统。

Description

电容耦合的电平移位器及相关的系统
背景技术
电平移位器用在需要在不同电压域之间对接的应用中。电平移位器可以是全摆幅的或浮动的，这可以通过电压域是否共享公用接地电位来进行区分。浮动电平移位器用于将控制信号的电位从由低电压电源轨电源的电路移位到具有浮动电源和接地轨的电路的电位。浮动电平移位器通常用在栅极驱动器中，以驱动诸如DC-DC转换器、生物医学换能器驱动器、D类音频放大器、MEMS、LCD驱动器、高电压电荷泵、开关电容器电源等的应用中的功率输出级。
虽然栅极驱动器通常暴露于相对较低的电压，但是电平移位器和可能的其他组件(诸如，自举开关或二极管)必须使用高电压组件，即可以承受整个输入电压范围的组件。如果高电压范围高于单个组件的最大允许电压，但仍在技术能力范围内，则也可以使用级联方法。
有多种方式来实施高电压电平移位器，诸如级联高电压器件、基于变压器的电平移位和基于电容的电平移位。级联方法由于器件的堆叠而趋于较慢，器件通常是高电压的，并且因此消耗布局面积、降低(速度)性能并且需要精确的寄生建模和提取。对于诸如全桥、半桥、非隔离降压拓扑等的高速栅极驱动器应用(其中高共模抑制对于确保可靠的输出信号至关重要)，基于变压器和电容的电平移位解决方案的主要优势在于它们是动态驱动的。由于电感器和电容器会阻挡信号的任何DC分量，因此控制信号被转换成驱动变压器或电容器的单端或差分的脉冲序列。因此，静态控制输入信号被转换成连续的脉冲序列，该连续的脉冲序列刷新栅极驱动器的级，以防止由于噪声引起的误触发。重复率由如切换频率和占空比的应用条件定义，并且可以转换为亚纳秒级要求。这又意味着高电流消耗。
因此，需要改进的电平移位器设计。
发明内容
根据电容耦合的电平转换器的一个实施例，电容耦合的电平移位器包括：输入，具有正输入端子和负输入端子，输入被配置成在第一电压域中接收调制信号；比较器电路，被配置成将调制信号移位到高于第一电压域的第二电压域；以及电容性分压器电路，包括将输入的正输入端子耦合到比较器电路的正输入端子的第一电容性分压器支路，并且包括将输入的负输入端子耦合到比较器电路的负输入端子的第二电容性分压器支路，第一电容性分压器支路和第二电容性分压器支路对称，以便抵消调制信号的共模电压。
在一个实施例中，第一电容性分压器支路包括：第一电容器，将输入的正输入端子耦合到比较器电路的正输入端子；第二电容器，将用于比较器电路的电压供给耦合到比较器电路的正输入端子；以及第三电容器，将开关电压节点耦合到比较器电路的正输入端子，并且第二电容性分压器支路包括：第四电容器，将输入的负输入端子耦合到比较器电路的负输入端子；第五电容器，将用于比较器电路的电压供给耦合到比较器电路的负输入端子；以及第六电容器，将开关电压节点耦合到比较器电路的负输入端子。
单独地或组合地，电容耦合的电平移位器还可以包括电阻器梯，该电阻器梯连接在用于比较器电路的电压供给与开关电压节点之间。电阻器梯可以包括串联连接的第一电阻器、第二电阻器和第三电阻器，第一电阻器可以电连接在用于比较器电路的电压供给与第二电阻器的第一端子之间，第三电阻器可以电连接在开关电压节点与第二电阻器的第二端子之间，第二电阻器的第一端子可以电连接到比较器电路的负输入端子，并且第二电阻器的第二端子可以电连接到比较器电路的正输入端子。第一电阻器和第三电阻器可以近似相等，并且第二电阻器可以小于第一电阻器和第三电阻器。
单独地或组合地，输入还可以具有基准端子，电容性分压器电路可以包括第三电容性分压器支路，该第三电容性分压器支路将该输入的基准端子耦合到比较器电路的共模基准端子，并且在输入的正输入端子与输入的基准端子之间，以及在输入的负输入端子与输入的基准端子之间，调制信号可以是单端的。
单独地或组合地，电容耦合的电平移位器还可以包括：第一电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间；第二电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间；以及第三电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间。
第一电阻器梯可以包括串联连接的第一电阻器、第二电阻器和第三电阻器。第一电阻器可以电连接在用于比较器电路的电压供给与第二电阻器的第一端子之间。第三电阻器可以电连接在开关电压节点与第二电阻器的第二端子之间。第二电阻器的第二端子可以电连接到比较器电路的共模基准端子。
第二电阻器梯可以包括串联连接的第四电阻器和第五电阻器。第四电阻器可以电连接在用于比较器电路的电压供给与第五电阻器的第一端子之间。第五电阻器的第二端子可以电连接到开关电压节点。第五电阻器的第一端子可以电连接到比较器电路的负输入端子。
第三电阻器梯可以包括串联连接的第六电阻器和第七电阻器。第六电阻器可以电连接在用于比较器电路的电压供给与第七电阻器的第一端子之间。第七电阻器的第二端子可以电连接到开关电压节点。第七电阻器的第一端子可以电连接到比较器电路的正输入端子。
单独地或组合地，根据权利要求1的电容耦合的电平移位器还可以包括电阻器梯，该电阻器梯被配置成将比较器电路的正输入和负输入的DC偏置点固定。
单独地或组合地，比较器电路可以包括：差分晶体管对，被配置成在第二电压域中输出调制信号的放大版本；以及转换器电路，被配置成将调制信号的放大版本转换为轨到轨数字输出信号，该轨到轨数字输出信号是数字控制信号在第二电压域中的副本，在第一电压域中从该数字控制信号生成调制信号。
单独地或组合地，电容耦合的电平移位器还可以包括速度提升器电路，速度提升器电路被配置成增加转换器电路的增益。速度提升器电路可以包括：PMOS电流源，与NMOS开关串联电连接在用于比较器电路的电压供给与开关电压节点之间；以及PMOS开关，被配置成基于由转换器电路提供的轨到轨数字输出信号的状态，来启用或禁用转换器电路的PMOS电流源。
单独地或组合地，电容耦合的电平移位器的电压迟滞可以大于比较器电路的6σsigma等效输入偏移并且小于输入到比较器电路的调制信号，其中调制信号的共模电压被抵消。
单独地或组合地，在输入的正输入端子与负输入端子之间可以不提供基准端子，在比较器电路的正输入端子与负输入端子之间可以不提供共模基准端子，并且在输入的正输入端子与输入的负输入端子之间，调制信号可以是差分的。
单独地或组合地，电容耦合的电平移位器还可以包括被配置成增加转换器电路的增益的速度提升器电路，比较器电路可以包括：差分晶体管对，被配置成在第二电压域中输出调制信号的放大版本；以及第一PMOS电流源，电连接到由差分晶体管对的正输出驱动的第一NMOS开关，并且电连接到由差分晶体管对的负输出驱动的第二NMOS开关，并且速度提升器电路可以包括：第二PMOS电流源，与由差分晶体管对的正输出驱动的第三NMOS开关串联电连接；以及PMOS开关，被配置成基于由转换器电路提供的轨到轨数字输出信号的状态，来启用或禁用第一PMOS电流源。
单独地或组合地，可以在输入的正输入端子与负输入端子之间提供基准端子，可以在比较器电路的正输入端子与负输入端子之间提供共模基准端子，并且在输入的正输入端子与输入的基准端子之间，以及在输入的负输入端子与输入的基准端子之间，调制信号可以是单端的。
单独地或组合地，电容耦合的电平移位器还可以包括被配置成增加转换器电路的增益的第一速度提升器电路和第二速度提升器电路，比较器电路可以包括：第一差分晶体管对，被配置成：在第二电压域中，输出被施加在比较器电路的正输入端子与共模基准端子之间的调制信号的第一放大版本；第二差分晶体管对，被配置成：在第二电压域中，输出被施加在比较器电路的负输入端子与共模基准端子之间的调制信号的第二放大版本；第一PMOS电流源，电连接到由第一差分晶体管对的正输出驱动的第一NMOS开关，并且电连接到由第一和第二差分晶体管对的公用基准输出驱动的第二NMOS开关；以及第二PMOS电流源，电连接到由第二差分晶体管对的负输出驱动的第三NMOS开关，并且电连接到由公用基准输出驱动的第四NMOS开关，第一速度提升器电路可以包括：第三PMOS电流源，与由公用基准输出驱动的第五NMOS开关串联电连接；以及第一PMOS开关，被配置成基于由转换器电路提供的轨到轨正数字输出信号的状态，来启用或禁用第一PMOS电流源，并且第二速度提升器电路可以包括：第四PMOS电流源，与由公用基准输出驱动的第六NMOS开关串联电连接；以及第二PMOS开关，被配置成基于由转换器电路提供的轨到轨负数字输出信号的状态，来启用或禁用第二PMOS电流源。
根据电平移位器系统的一个实施例，电平移位器系统包括至少一个电容耦合的电平移位器，其包括：输入，具有正输入端子和负输入端子，输入被配置成在第一电压域中接收调制信号；比较器电路，被配置成将调制信号移位到高于第一电压域的第二电压域；以及电容性分压器电路，包括将输入的正输入端子耦合到比较器电路的正输入端子的第一电容性分压器支路，并且包括将输入的负输入端子耦合到比较器电路的负输入端子的第二电容性分压器支路，第一电容性分压器支路和第二电容性分压器支路对称，以便抵消调制信号的共模电压。电平移位器系统还包括：调制器，被配置成利用数字控制信号来调制载波以形成连续的脉冲序列，并且将连续的脉冲序列作为调制信号输入到至少一个电容耦合的电平移位器的输入；以及SR锁存器，具有电连接到至少一个电容耦合的电平移位器的第一输出的置位输入，并且具有电连接到至少一个电容耦合的电平移位器的第二输出的复位输入，SR锁存器被配置成基于置位输入和复位输入的状态来输出经电平移位的信号。
单独地或组合地，电平移位器系统可以包括第一电容耦合的电平移位器和第二电容耦合的电平移位器。对于每个电容耦合的电平移位器，在输入的正输入端子与负输入端子之间可以不提供基准端子，在比较器电路的正输入端子与负输入端子之间可以不提供共模基准端子，并且在输入的正输入端子与输入的负输入端子之间，调制信号可以是差分的。调制器可以被配置成：当数字控制信号处于第一状态时，将差分调制信号施加到第一电容耦合的电平移位器；并且当数字控制信号处于第二状态时，将差分调制信号施加到第二电容耦合的电平移位器。第一电容耦合的电平移位器可以被配置成：当数字控制信号处于第一状态时，将经移位的调制信号施加到SR锁存器的置位输入。第二电容耦合的电平移位器可以被配置成：当数字控制信号处于第二状态时，将经移位的调制信号施加到SR锁存器的复位输入。
单独地或组合地，电平移位器系统可以包括单个电容耦合的电平移位器。单个电容耦合的电平移位器可以包括在输入的正输入端子与负输入端子之间的基准端子，并且包括在比较器电路的正输入端子与负输入端子之间的共模基准端子。在输入的正端子与基准端子之间，以及在输入的负输入端子与基准端子之间，调制信号可以是单端的。调制器可以被配置成：当数字控制信号处于第一状态时，将单端的调制信号施加在单个电容耦合的电平移位器的输入的正输入端子与负输入端子之间；并且当数字控制信号处于第二状态时，将单端的调制信号施加在单个电容耦合的电平移位器的输入的负输入端子与负输入端子之间。单个电容耦合的电平移位器可以被配置成：当数字控制信号处于第一状态时，将经移位的调制信号施加到SR锁存器的置位输入，并且当数字控制信号处于第二状态时，将经移位的调制信号施加到SR锁存器的复位输入。
单独地或组合地，电平移位器系统可以被配置成将经电平移位的信号施加到高侧栅极驱动器。
在阅读以下详细描述和察看附图时，本领域技术人员将认识到附加的特征和优点。
附图说明
图的元素不必相对于彼此成比例。相同的附图标记表示对应的相似部分。除非它们相互排斥，否则可以组合各种所示实施例的特征。在图中描绘了实施例，并且在下面的描述中详细描述了实施例。
图1图示了电平移位器系统的一个实施例的框图，该电平移位器系统包括在输入/调制器与输出/SR锁存器之间的至少一个电容耦合的电平移位器。
图2图示了电容耦合的电平移位器的一个实施例的电路示意图。
图3图示了电平移位器系统的一个实施例的框图，该电平移位器系统采用开关键控调制和两个电容耦合的电平移位器来实施电容耦合的电平移位。
图4和图5分别图示了图3中所示的电平移位器系统输出/SR锁存器的置位和复位状态的操作模式。
图6图示了电容耦合的电平移位器的另一实施例的电路示意图。
图7图示了电平移位器系统的一个实施例的框图，该电平移位器系统采用开关键控调制和单个全差分电容耦合的电平移位器来实施电容耦合的电平移位。
图8和图9分别图示了图7中所示的电平移位器系统输出/SR锁存器的置位和复位状态的操作模式。
图10图示了全差分电容耦合的电平移位器的一个实施例的电路示意图。
图11图示了在一个时间段上承载调制信号时的全差分电容耦合的电平移位器的第一路径。
图12图示了在不同的时间段上承载调制信号时的全差分电容耦合的电平移位器的第二路径。
图13图示了电容耦合的电平移位器的简化电路图。
具体实施方式
本文描述的实施例提供了一种电容耦合的电平移位器。电容耦合的电平移位器可以用在许多类型的应用中，包括需要在高电压(甚至超出了所选技术中可用器件的击穿能力)操作的应用。例如，电容耦合的电平移位器可以用于高侧栅极驱动器，其中控制信号从低电压(例如，数字)域被转换到栅极驱动器的电源域。栅极驱动器的电源域可以是静态或动态的。
电容耦合的电平移位器可以用在诸如全桥、半桥或非隔离降压拓扑的高速和高功率应用中，在这些应用中，需要高共模抑制来确保可靠的输出信号。可能还需要增强的电源抑制比来应对由操作中的过冲和下冲引起的高电源噪声。
电容耦合的电平移位器可以用在以传播延迟、其在温度和过程上的失配和散布的最小化作为关键参数的应用中。例如，电容耦合的电平移位器可以被用作栅极驱动器的浮动电平移位器，以驱动诸如DC-DC转换器、生物医学换能器驱动器、D类音频放大器、MEMS、LCD驱动器、高电压电荷泵、开关电容器电源等的应用中的功率输出级。
对于诸如全桥、半桥、非隔离降压拓扑等的高速栅极驱动器应用(其中需要高共模抑制来确保可靠的输出信号)，电容耦合的电平移位器具有被动态地驱动的优势。由于被包括在电容耦合的电平移位器中的电容器会阻挡控制信号的任何DC分量，因此控制信号可以被调制成驱动电容耦合的电平移位器的单端或差分的脉冲序列。因此，可以将静态控制输入信号转换成连续的脉冲序列，该连续的脉冲序列刷新电平移位器，以防止由于噪声引起的误触发。重复率可以由诸如切换频率和占空比的应用条件来定义，并且可以转换成亚纳秒级的要求。
与其他电平移位器解决方案相比，电容耦合的电平移位器提供更高的速度性能、对温度和过程变化具有更小的依赖性，并且占用更少的芯片(裸片)面积。电容耦合的电平移位器的最大可允许电压摆幅由可跨电容器施加的最大电压(即耦合电容器的最大氧化物击穿电压)确定。取决于期望的复杂度和产品约束，调制和解调方案可以是数字的或模拟的。接下来描述电容耦合的电平移位器和相关系统的各种实施例。
图1图示了电平移位器系统100的一个实施例，电平移位器系统100包括在输入/调制器104与输出/SR锁存器106之间的至少一个电容耦合的电平移位器102。输入/调制器104通常从低电压域(例如数字域)驱动，并且具有两个反相的数字输出信号INP、INN，它们形成调制信号，以用于在低侧电压域中驱动每个电容耦合的电平移位器102。电容耦合的电平移位器102将低侧调制信号向输出/SR锁存器106传播。电容耦合的电平移位器102保持并且承受用于输入/调制器104的电源域与用于输出/SR锁存器106的电源域之间的电压差。
输出/SR锁存器106通常在高侧电压域中，并且提供输出信号(OUTPUT)，该输出信号(OUTPUT)是被移位在高侧电压域中的输入信号(INPUT)的副本。输出信号可以被用作栅极驱动器、电荷泵的控制信号，或一般地用作任何类型的致动器的控制信号。例如，从电平移位器系统100接收输出信号的栅极驱动器可以是高侧栅极驱动器，以用于驱动诸如DC-DC转换器、生物医学换能器驱动器、D类音频放大器、MEMS、LCD驱动器、高电压电荷泵、开关电容器电源等的应用中的高侧功率输出级。通常，电平移位器系统100可以用在需要不同电压域之间的接口的任何类型的应用中，诸如但不限于高速和高功率应用，如全桥、半桥或非隔离降压拓扑等。
对于图1中所示的电平移位器系统100，电压应力跨每个电容耦合的电平移位器102的耦合电容器集中。根据高侧电压要求，可以使用不同的电容器类型(例如，金属(垂直或水平)、多晶硅-多晶硅等)。电平移位器系统100的输入/调制器104和输出/SR锁存器106被设计成在开关事件期间(例如，在自举应用中)承受流过每个电容耦合的电平移位器102的电容器的动态电流(AC)，以确保用于可靠状态的信号完整性。
图2图示了被包括在图1中所示的电平移位器系统100中的电容耦合的电平移位器102的一个实施例。根据该实施例，电容耦合的电平移位器102具有输入200，输入200具有正输入端子INP和负输入端子INN。电容耦合的电平移位器102的输入200在第一电压域中从电平移位器系统100的输入/调制器104接收调制信号。电容耦合的电平移位器102还具有比较器电路202，比较器电路202将在输入端子INP、INN处的调制信号移位到高于第一电压域的第二电压域。电容性分压器电路204将输入端子INP、INN电容性地耦合到比较器电路202，并且确保在输入端子INP、INN处的调制信号的高通行为。
电容性分压器电路204包括将正输入端子INP耦合到比较器电路202的正输入端子(A)的第一电容性分压器支路，并且包括将负输入端子INN耦合到比较器电路202的负输入端子(B)的第二电容性分压器支路。第一电容性分压器支路和第二电容性分压器支路对称，以便抵消在电容耦合的电平移位器102的输入端子INP、INN处的调制信号的共模电压。
在一个实施例中，电容性分压器电路204的第一电容性分压器支路包括第一电容器CB1_a、第二电容器CB1_b和第三电容器CB1_c，第一电容器CB1_a将正输入端子INP耦合到比较器电路202的正输入端子A，第二电容器CB1_b将用于比较器电路202的电压供给VDD_CMP耦合到比较器电路202的正输入端子A，并且第三电容器CB1_c将开关电压节点VSW耦合到比较器电路202的正输入端子A。第二电容性分压器支路类似地包括第四电容器CB2_a、第五电容器CB2_b和第六电容器CB2_c，第四电容器CB2_a将负输入端子INN耦合到比较器电路的负输入端子B，第五电容器CB2_b将用于比较器电路202的电压供给VDD_CMP耦合到比较器电路202的负输入端子B，并且第六电容器CB2_c将开关电压节点VSW耦合到比较器电路202的负输入端子B。
在一个实施例中，比较器电路202包括差分晶体管对MA、MB，诸如用于在VDD_CMP电压域中输出调制信号的放大版本(OUT_A，OUT_B)的PMOS晶体管。比较器电路202还包括转换器电路，以用于将调制信号的放大版本转换成轨到轨数字输出信号(CMP_OUT)，该轨到轨数字输出信号(CMP_OUT)是数字控制信号在VDD_CMP电压域中的副本，根据该数字控制信号，由电平移位器系统100的输入/调制器104在第一电压域中生成调制信号。转换器电路可以包括例如PMOS电流源206和用于PMOS电流源206的每个支路的相应的NMOS晶体管MC、MD。
电容耦合的电平移位器102还可以包括电阻器梯，该电阻器梯连接在用于比较器电路202的电压供给VDD_CMP与开关电压节点VSW之间。电阻器梯将比较器电路202的正输入A和负输入B的DC偏置点固定，而比较器电路202的差分晶体管对MA、MB提供了高共模抑制比，从而将跨比较器电路202的正输入A和负输入B存在的输入信号vab放大比较器电路202的电压增益，由下式给出：
|Av|＝gmp×R (1)
其中gmp是差分晶体管对MA、MB的增益，并且R是被包括在差分晶体管对MA、MB的每个支路中的电阻器的电阻。
在一个实施例中，电阻器梯包括串联连接的第一电阻器R0、第二电阻器R1和第三电阻器R2。第一电阻器R0电连接在用于比较器电路202的电压供给VDD_CMP与第二电阻器R1的第一端子之间。第三电阻器R2电连接在开关电压节点VSW与第二电阻器R1的第二端子之间。第二电阻器R1的第一端子电连接到比较器电路202的负输入端子B，第二电阻器R1的第二端子电连接到比较器电路的正输入端子A。在一个实施例中，电阻器梯的第一电阻器R0和第三电阻器R2近似相等，并且第二电阻器R1小于第一电阻器R0和第三电阻器R2。
因为电阻器梯将比较器电路202的正输入A和负输入B的DC偏置点固定，因此电容耦合的电平移位器102提供了可靠的操作。电容耦合的电平移位器102不使用高电压级联器件，导致更好的建模并且导致要提取寄生双极型器件更少。电容耦合的电平移位器102比基于变压器的电平移位器占用更少的面积，并且由于电平移位器系统100的输入/调制器104和输出/SR锁存器106是具有专用低压降线性调节器的不同电压域，因此减小了电压应力。电容耦合的电平移位器102支持高速操作和快速传播延迟，因为电平移位器102在技术角和温度上具有更小的散布。由于实现了高共模抑制，电容耦合的电平移位器102适于不同的应用和切换行为，诸如谐振ZVS(零电压切换)或ZCS(零电流切换)转换器、硬切换拓扑等。电容耦合的电平移位器102稳定且具有高模块性，并且除了标准驱动器中已经可用的针脚/连接之外，不需要额外的针脚/连接。
接下来描述用于在电平移位器系统中实施电容耦合的电平移位的两种不同的技术。在第一种技术中，使用开关键控(OOK)调制和两个电容耦合的电平移位器来实施电容耦合的电平移位。在第二种技术中，使用具有OOK调制的单个全差分电容耦合的电平移位器来实施电容耦合的电平移位。
图3图示了采用第一种技术的电平移位器系统300的一个实施例，在第一种技术中，使用OOK调制和两个电容耦合的电平移位器102来实施电容耦合的电平移位。如图2中所示的那样实施图3中所示的电容耦合的电平移位器102’、102”的每个实例，并且在图3中以更少的细节进行图示。例如，每个电容耦合的电平移位器102’、102”的输入200被图示为一对反相器级302，电容性分压器支路均被图示为相应的电容器CB1、CB2，并且比较器电路202被图示为简化的差分比较器模块304。
根据第一种电容耦合的电平移位技术，在每个电容耦合的电平移位器102’、102”的正输入端子INP与负输入端子INN之间不提供基准端子，并且在相应的比较器电路202的正输入端子A与负输入端子B之间不提供共模基准端子。
电平移位器系统300的输入/调制器104利用数字控制信号‘HI’来调制载波‘FOMHz’以形成连续的脉冲序列，并且多路复用器(MUX)306基于数字控制信号的状态，将连续的脉冲序列作为调制信号输入到对应的电容耦合的电平移位器102’、102”的输入，如下面将更详细描述的。电平移位器系统的输出/SR锁存器106具有电连接到第一电容耦合的电平移位器102’的输出‘CMP_OUT1’的置位输入，并且具有电连接到第二电容耦合的电平移位器102”的输出‘CMP_OUT2’的复位输入。输出/SR锁存器106基于输出/SR锁存器106的置位输入和复位输入的状态来输出经电平移位的信号‘LVLSHFT_OUT’。
根据该实施例，输入到两个电容耦合的电平移位器102’、102”的调制信号在相应的电平移位器输入200的正输入端子INP和负输入端子INN之间是差分的。根据调制载波的状态，‘1’或‘0’被发送到输出/SR锁存器106的置位输入或复位输入，以确保经电平移位的电压域中的输出LVLSHFT_OUT跟随数字控制信号HI。
因此，利用开/关键控方案将静态数字控制信号HI转换或调制成连续的脉冲序列，该连续的脉冲序列刷新电平移位器系统300的输出/SR锁存器106的状态，以防止由于噪音引起的误触发。重复率由诸如切换频率和占空比的应用条件定义，并且可以转换为亚纳秒级要求。如此，表示载波FO的振荡器频率是根据电流消耗预算和应用约束选择的设计参数。
图3中所示的电平移位器系统300具有针对输出/SR锁存器106的置位输入和复位输入的两个路径，图2中所示的种类的两个对称的电容耦合的电平移位器102’、102”完成该路径。对两个电容耦合的电平移位器102’、102”使用高水平的对称，以确保在跟踪过程和温度时，信号上升沿和下降沿的传播延迟相同或几乎相同。传播延迟的不匹配表示用于许多功率应用的品质因数，这会影响可使用的最小死区时间，并且因此影响系统的整体效率，并且优选将其最小化。
图4和图5分别图示了电平移位器系统输出/SR锁存器106的置位状态和复位状态的操作模式。图4示出了ON或置位状态的操作模式。ON状态或置位状态对应于静态数字控制信号HI处于高状态(诸如，逻辑‘1’)时的状态。图5示出了OFF状态或复位状态的操作模式。OFF状态或复位状态对应于静态数字控制信号HI处于低状态(诸如逻辑‘0’)时的状态。当静态数字控制信号HI处于高状态时，第一(上部)电容耦合的电平移位器102’驱动输出/SR锁存器106的置位输入，并且当静态数字控制信号HI处于低状态时，第二(下部)电容耦合的电平移位器102”驱动输出/SR锁存器106的复位输入。
电平移位器系统300的输入/调制器104使用调制信号来差分驱动对称的电容耦合的电平移位器102’、102”，如图4和图5中所示。如果
Figure BDA0002488559930000141
是电平移位器系统300的输入/调制器104的电源电压，则用于驱动对称的电容耦合的电平移位器102’、102”的总差分输入信号(AC)可以被如下表示：
Figure BDA0002488559930000142
等式(2)表示电平移位器系统300的输入/调制器104的总差分输入电压信号，并且定义了电平移位器系统300的SNR(信噪比)。如此，应当将
Figure BDA0002488559930000143
选择为在特定的振荡器频率下的最佳SNR与可用电流预算之间的折衷。
实际上，由下式给出仅电平移位器系统300的输入侧的平均电流消耗：
Figure BDA0002488559930000144
其中CL表示对称的电容耦合的电平移位器102’、102”的反相器级302的总等效负载电容。
由相应的电容性分压器支路(图2中的电容器CB1_a至CB1_c和电容器CB2_a至CB2_c)形成的每个电容耦合的电平移位器102’、102”的电容性分压器204来实施从电平移位器102’、102”的输入侧到输出侧的高通传递函数。每个电容耦合的电平移位器102’、102”的电容性分压器204阻挡了朝向比较器电路202的输入侧的经调制的输入信号的任何DC分量，同时允许差模通过，从而到达比较器电路202的差分晶体管对MA、MB，差分晶体管对MA、MB是电平移位器102’、102”的增益级。由于每个电容耦合的电平移位器102’、102”的电容性分压器支路的对称性，相应的比较器电路202的正输入端子A和负输入端子B保持在
Figure BDA0002488559930000151
其中DC偏置由通过电阻器R0、R1和R2形成的相应的电阻器梯定义。
在每个比较器电路202的正输入端子A和负输入端子B处的共模变化被该比较器电路202的对应的差分晶体管对MA、MB抑制，该差分晶体管对MA、MB又放大了来自电平移位器102’、102”的输入侧的等效差分信号。
电容性分压器204的衰减因子αC可以被如下定义：
在CTX<<CRX的情况下，
Figure BDA0002488559930000152
其中CB1_a＝CB2_a＝CTX，并且CB1_b＝CB1_c＝CB2_b＝CB2_c＝CRX。
通过适当选择电阻器梯的电阻器R0、R1和R2，在比较器电路202的正输入端子A和负输入端子B处的等效输入电压信号可以被如下表示：
Figure BDA0002488559930000153
Figure BDA0002488559930000154
在比较器电路202的正输入端子A和负输入端子B处的输入信号可以被分解为共模vcm和差模vd，获得：
vINP＝vcm+vd/2 (7)
vINN＝vcm-vd/2 (8)
等式(7)和(8)可以被代入等式(5)和(6)以获得在比较器电路202的输入侧的等效差分输入电压，被如下表示：
Figure BDA0002488559930000155
等式(9)揭示了，通过在每个电容耦合的电平移位器102’、102”中包括电容性分压器204，在对应的电平移位器102’、102”的输入侧的差分输入电压仅与电平移位器102’、102”的输出侧的差分输出电压成比例。由于在每个电容性分压器204的电容器CB1_a和CB2_a中的对称性，共模电压被抵消。在具有高电压、高切换速度的开关电压节点VSW的应用中(例如，在具有硬切换拓扑的DC-DC转换器中)，该性质是基础。此外，电容性分压器的电容器CB1_b、CB1_c、CB2_b和CB2_c提高了比较器电路202的电源抑制比，从而用作电源和接地噪声的高通滤波器。
由串联连接的电阻器R0、R1和R2形成的电阻器梯提供比较器电路202的DC偏置，当未在相应的电容耦合的电平移位器102’、102”的输入200处施加调制时，这确保了稳定的输出状态。如此，应当保证适当的电压迟滞，如由下式给出：
Figure BDA0002488559930000161
在一个实施例中，基于比较器电路202的±6σsigma等效输入偏移并且基于由等式(9)表示的差分信号来选择迟滞电压，如由下式给出：
Figure BDA0002488559930000162
根据等式(11)，每个电容耦合的电平移位器102’、102”的电压迟滞可以大于比较器电路202的6σsigma等效输入偏移，并且小于输入到比较器电路202的调制信号，其中调制信号的共模电压(vcm)被抵消。跨比较器电路202的正输入端子A和负输入端子B并且以等式(9)表示的输入信号vab被比较器电路202的差分晶体管对MA、MB放大，产生了以等式(1)表示的电压增益|Av|。
图6图示了可以在图1和图3中所示的电平移位器系统100、300中使用的对称的电容耦合的电平移位器400的另一实施例。图6中所示的实施例与图2中图示的实施例相似。然而，不同的是，图6中所示的电容耦合的电平移位器400还包括速度提升器电路，以用于增加电容耦合的电平移位器400的转换器电路的增益。在一个实施例中，速度提升器电路包括PMOS电流源402，PMOS电流源402与NMOS开关MK串联电连接在用于比较器电路202的电压供给VDD_CMP与开关电压节点VSW之间，并且包括PMOS开关MOFF，其被配置成基于由转换器电路提供的轨到轨数字输出信号CMP_OUT的状态，来启用或禁用转换器电路的PMOS电流源206。
电容耦合的电平移位器400的比较器电路202实际上是电压放大器，并且借助于晶体管MC和MD，将经放大的差分电压OUT_A-OUT_B转换成轨到轨数字输出信号OUT_D，轨到轨数字输出信号OUT_D是低侧输入控制信号HI在经电平移位的域中的副本。图6中所示的速度提升器电路增加了比较器电路202的增益，增强了比较器电路202的速度性能，同时保持几乎相同的电流消耗。利用所提出的架构，传播延迟在亚纳秒范围内升降。
图7图示了采用第二种基于OOK调制的电容耦合的电平移位技术的电平移位器系统500的一个实施例。与图3中图示的实施例不同，使用单个全差分电容耦合的电平移位器502。根据该实施例，全差分电容耦合的电平移位器502的输入302还具有基准端子INR，并且电容性分压器电路504具有对应的第三电容性分压器支路。第三电容性分压器支路将基准端子INR耦合到全差分电容耦合的电平移位器502的比较器电路506的共模基准端子‘REF’。第三电容性分压器支路在图7中被图示为电容器CB3。在正输入端子INP与基准端子INR之间，以及在负输入端子INN和基准端子INR之间，从电平移位器系统500的输入/调制器104输入到全差分电容耦合的电平移位器502的调制信号是单端的。
全差分电容耦合的电平移位器502的比较器电路506的正输出O+电连接到电平移位器系统500的输出/SR锁存器106的置位输入S，并且比较器电路506的负输出O-电连接到输出/SR锁存器106的复位输入R。输出/SR锁存器106基于输出/SR锁存器106的置位输入和复位输入的状态，输出经电平移位的信号‘LVLSHFT_OUT’，该状态又取决于比较器电路506的正输出O+或负输出O-是否携带经电平移位的信号。
图8和图9分别图示了针对图7中所示的单个全差分电容耦合的电平移位器502的电平移位器系统输出/SR锁存器106的置位状态和复位状态的操作模式。图8示出了针对ON状态或置位状态的操作模式。ON状态或置位状态对应于静态数字控制信号HI处于高状态(诸如逻辑‘1’)时的状态。图9示出了针对OFF状态或复位状态的操作模式。OFF状态或复位状态对应于静态数字控制信号HI处于低状态(诸如逻辑‘0’)时的状态。基于静态数字控制信号HI的状态，电平移位器系统500的输入/调制器104的多路复用器306控制全差分电容耦合的电平移位器502的正(上)路径还是负(下)路径驱动电平移位器系统500的输出/SR锁存器106。
当静态数字控制信号HI处于高状态时，经由在正输入端子INP处接收的脉冲，全差分电容耦合的电平移位器502的正路径驱动输出/SR锁存器106的置位输入。沿着全差分电容耦合的电平移动器502的正路径传播的脉冲，经由基准端子INR，而以比较器电路506的共模基准端子REF为基准，并且因此是单端的，该脉冲从高电压电平VH转变到低电压电平VL。
当静态数字控制信号HI处于低状态时，经由在负输入端子INN处接收的脉冲，全差分电容耦合的电平移位器502的负路径驱动输出/SR锁存器106的复位输入。沿着全差分电容耦合的电平移动器502的负路径传播的脉冲，经由基准端子INR，而以比较器电路506的共模基准端子REF为基准，并且因此是单端的，该脉冲从高电压电平VH转变到低电压电平VL。
图7至图9中图示的电容耦合的电平移位技术在电平移位器系统500的输入/调制器104与输出/SR锁存器106之间使用相同的全差分电容耦合的电平移位器502。如上所述，在这种情况下，OOK调制是单端的。
与图3至图5中图示的电容耦合的电平移位技术(其在该电平移位器系统300的输入/调制器104与输出/SR锁存器106之间使用两个对称的电容耦合的电平移位器102’、102”)相比，图7至图9中图示的电容耦合的电平移动技术将输入/调制器104与输出/SR锁存器106之间的信号路径减少到单个通道。在电平移位器系统500的输入侧使用单个全差分电容耦合的电平移位器502允许电流消耗和布局面积上的减小，但是在单元设计上具有增加的复杂性。
图10图示了图7中所示的全差分电容耦合的电平移位器502的单元设计的一个实施例。全差分电容耦合的电平移位器502的电容性分压器电路508与图2和图6中所示的电容耦合的电平移位器102、400的电容性分压器电路204相似。然而，不同的是，图10中图示的全差分电容耦合的电平移位器502的电容性分压器电路508也具有第三电容性分压器支路，该第三电容性分压器支路将电平移位器输入的基准端子INR耦合到比较器电路506的共模基准端子REF。第三电容性分压器支路包括电容器CB3_a、电容器CB3_b和电容器CB3_c，电容器CB3_a将基准输入端子INR耦合到比较器电路506的基准端子REF，电容器CB3_b将用于比较器电路506的电压供给VDD_CMP耦合到比较器电路506的基准端子REF，并且电容器CB3_c将开关电压节点VSW耦合到比较器电路506的基准端子REF。
除了本文之前结合图3至图5中图示的电容耦合的电平移位技术描述的由电阻器R0、R1和R2形成的电阻器梯之外，图10中图示的全差分电容耦合的电平移位器502也包括连接在用于比较器电路506的电压供给VDD_CMP与开关电压节点VSW之间的第二电阻器梯，并且包括连接在用于比较器电路506的电压供给VDD_CMP与开关电压节点VSW之间的第三电阻器梯。
第二电阻器梯包括串联连接的两个电阻器R3_b、R4_b。电阻器R3_b电连接在用于比较器电路506的电压供给VDD_CMP与电阻器R4_b的第一端子之间。电阻器R4_b的第二端子电连接到开关电压节点VSW。电阻器R4_b的第一端子电连接到比较器电路506的负输入端子B。第三电阻器梯也包括串联连接的两个电阻器R3_a、R4_a。电阻器R3_a电连接在用于比较器电路506的电压供给VDD_CMP与电阻器R4_a的第一端子之间。电阻器R4_a的第二端子电连接到开关电压节点VSW。电阻器R4_a的第一端子电连接到比较器电路506的正输入端子A。
图10中图示的全差分电容耦合的电平移位器502的基本操作原理与图2和图6中所示的电容耦合的电平移位器102、400基本相同。因此，对于图10中图示的全差分电容耦合的电平移位器502，上面描述的等式和公式是有效的。
图10中图示的全差分电容耦合的电平移位器502的主要区别在于比较器电路506具有三个输入路径：路径A，当调制被施加到路径A时，路径A是电平移位器系统500的输出/SR锁存器106的置位路径；路径B，当调制被施加到路径B时，路径B是输出/SR锁存器106的复位路径；以及基准路径，当路径A和路径B都没有处于调制模式时，基准路径将比较器输出OUT_A、OUT_B的主导状态定义为低。
比较器电路506的路径A包括第一差分晶体管对MA、MC，第一差分晶体管对MA、MC被配置成：输出被施加在比较器电路506的正输入端子A与共模基准端子REF之间的调制信号的第一放大版本。比较器电路506的路径B包括第二差分晶体管对MB、MC，第二差分晶体管对MB、MC被配置成：输出被施加在比较器电路506的负输入端子B与共模基准端子REF之间的调制信号的第二放大版本。
比较器电路506还包括第一PMOS电流源510，第一PMOS电流源510电连接到由第一差分晶体管对MA、MC的正输出OUT_A驱动的第一NMOS开关ME，并且电连接到由第一和第二差分晶体管对MA/MC、MB/MC的公用基准输出OUT_REF驱动的第二NMOS开关MF。比较器电路506还包括第二PMOS电流源512，第二PMOS电流源512电连接到由第二差分晶体管对MB、MC的负输出OUT_B驱动的第三NMOS开关MG，并且电连接到由公用基准输出OUT_REF驱动的第四NMOS开关MH。
调制方案可以使用例如开关键控(OOK)，并且是单端的，这意味着比较器电路506的仅路径A或路径B在某个时间点承载调制信号，从而降低了电流汲取。因此，通过使用差分OOK调制，在比较器电路506的输入侧的差分信号va-ref和vb-ref两者相对于等式(9)都减少了一半，因此，与图2和图6中所示的电容耦合的电平移位器实施方式相比，SNR降低-6dB。
迟滞电压仍然由通过电阻器R0、R1和R2形成的第一电阻器梯确定，并且根据等式(10)确定。第二和第三电阻器梯的电阻器符合以下条件：
R3＝R4and R0+R1+R2＝R3+R4 (12)
R5＝R6＝R7 (13)
全差分电容耦合的电平移位器502可以包括本文之前描述的速度提升器电路的两个实例，以用于增加转换器电路的增益。在一个实施例中，第一速度提升器电路包括PMOS电流源514，PMOS电流源514与由第一和第二差分晶体管对MA/MC、MB/MC的公用基准输出OUT_REF驱动的NMOS开关MK2串联电连接，并且包括PMOS开关MOFF2，其被配置成基于轨到轨正数字输出信号的状态，来启用或禁用比较器电路506的第一PMOS电流源510，该轨到轨正数字输出信号形成了电平移位器系统500的输出/SR锁存器106的置位输入。第二速度提升器电路类似地包括PMOS电流源516，PMOS电流源516与由公用基准输出OUT_REF驱动的NMOS开关MK1串联电连接；并且包括PMOS开关MOFF1，其被配置成基于轨到轨负数字输出信号的状态，来启用或禁用比较器电路506的第二PMOS电流源512，该轨到轨负数字输出信号形成了电平移位器系统500的输出/SR锁存器106的复位输入。
图11图示了在一个时间段内承载调制信号的全差分电容耦合的电平移位器502的路径A。
图12图示了在不同的时间段上承载调制信号的全差分电容耦合的电平移位器502的路径B。
当静态数字控制信号HI处于高状态时，电平移位器系统500的输入/调制器104将调制信号施加到全差分电容耦合的电平移位器502的正输入端子INP，如图11中所示。调制信号被第一差分晶体管对MA、MC放大，并且被转换为轨到轨数字输出信号SET_OUT，轨到轨数字输出信号SET_OUT被输入到电平移位器系统500的输入/SR锁存器106的置位端子S。
当静态数字控制信号HI处于低电平状态时，电平移位器系统500的输入/调制器104将调制信号施加到全差分电容耦合的电平移位器502的负输入端子INN，如图12中所示。调制信号被第二差分晶体管对MB、MC放大，并且被转换为轨到轨数字输出信号RESET_OUT，轨到轨数字输出信号RESET_OUT被输入到电平移位器系统500的输入/SR锁存器106的复位端子R。
图13图示了仅具有电容性分压器602和比较器电路604的差分晶体管对MA、MB的电容耦合的电平移位器600的简化示意图。如前面所描述并且在等式(9)中分析说明的，在差分晶体管对MA、MB的输入侧的等效差分输入信号vab仅取决于到电容耦合的电平移位器600的差分输入信号vin_pn，而调制信号的共模电压vcm被电容性分压器602的对称性抵消。以该方式，即使具有快速的共模变化，电容耦合的电平移位器600也可以始终在不同的电源域中传输控制信号。本文描述的所提出的电容耦合的电平移位器比常规的电平移位器提供了更大的灵活性。
诸如“第一”、“第二”等的术语用于描述各种元件、区域、部分等，并且也不旨在进行限制。贯穿本描述，相同的术语指代相同的元件。
如本文中所使用的，术语“具有”、“包含”、“包括”、“含有”等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。除非上下文另外明确指示，否则冠词“一”、“一个”和“该”旨在包括复数以及单数。
应当理解，除非另外特别指出，否则本文描述的各个实施例的特征可以彼此组合。
尽管本文已经图示和描述了特定实施例，但是本领域技术人员将理解，在不脱离本发明的范围的情况下，各种备选和/或等效实施方式可以替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何改编或变型。因此，意图是本发明仅由权利要求及其等同物限制。

Claims (20)

1.一种电容耦合的电平移位器，包括：
输入，具有正输入端子和负输入端子，所述输入被配置成在第一电压域中接收调制信号；
比较器电路，被配置成将所述调制信号移位到高于所述第一电压域的第二电压域；以及
电容性分压器电路，包括将所述输入的所述正输入端子耦合到所述比较器电路的正输入端子的第一电容性分压器支路，并且包括将所述输入的所述负输入端子耦合到所述比较器电路的负输入端子的第二电容性分压器支路，所述第一电容性分压器支路和所述第二电容性分压器支路对称，以便抵消所述调制信号的共模电压。
2.根据权利要求1所述的电容耦合的电平移位器，其中所述第一电容性分压器支路包括：
第一电容器，将所述输入的所述正输入端子耦合到所述比较器电路的所述正输入端子；
第二电容器，将用于所述比较器电路的电压供给耦合到所述比较器电路的所述正输入端子；以及
第三电容器，将开关电压节点耦合到所述比较器电路的所述正输入端子，并且
其中所述第二电容性分压器支路包括：
第四电容器，将所述输入的所述负输入端子耦合到所述比较器电路的所述负输入端子；
第五电容器，将用于所述比较器电路的所述电压供给耦合到所述比较器电路的所述负输入端子；以及
第六电容器，将所述开关电压节点耦合到所述比较器电路的所述负输入端子。
3.根据权利要求2所述的电容耦合的电平移位器，还包括电阻器梯，所述电阻器梯连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间。
4.根据权利要求3所述的电容耦合的电平移位器，其中所述电阻器梯包括串联连接的第一电阻器、第二电阻器和第三电阻器，其中所述第一电阻器电连接在用于所述比较器电路的所述电压供给与所述第二电阻器的第一端子之间，其中所述第三电阻器电连接在所述开关电压节点与所述第二电阻器的第二端子之间，其中所述第二电阻器的所述第一端子电连接到所述比较器电路的所述负输入端子，并且其中所述第二电阻器的所述第二端子电连接到所述比较器电路的正输入端子。
5.根据权利要求4所述的电容耦合的电平移位器，其中所述第一电阻器和所述第三电阻器近似相等，并且其中所述第二电阻器小于所述第一电阻器和所述第三电阻器。
6.根据权利要求2所述的电容耦合的电平移位器，其中所述输入还具有基准端子，其中所述电容性分压器电路包括第三电容性分压器支路，所述第三电容性分压器支路将所述输入的所述基准端子耦合到所述比较器电路的共模基准端子，并且其中在所述输入的所述正输入端子与所述输入的所述基准端子之间，以及在所述输入的所述负输入端子与所述输入的所述基准端子之间，所述调制信号是单端的。
7.根据权利要求6所述的电容耦合的电平移位器，还包括：
第一电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；
第二电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；以及
第三电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间，
其中所述第一电阻器梯包括串联连接的第一电阻器、第二电阻器和第三电阻器，所述第一电阻器电连接在用于所述比较器电路的所述电压供给与所述第二电阻器的第一端子之间，所述第三电阻器电连接在所述开关电压节点与所述第二电阻器的第二端子之间，并且所述第二电阻器的所述第二端子电连接到所述比较器电路的所述共模基准端子，
其中所述第二电阻器梯包括串联连接的第四电阻器和第五电阻器，所述第四电阻器电连接在用于所述比较器电路的所述电压供给与所述第五电阻器的第一端子之间，所述第五电阻器的第二端子电连接到所述开关电压节点，并且所述第五电阻器的所述第一端子电连接到所述比较器电路的所述负输入端子，
其中所述第三电阻器梯包括串联连接的第六电阻器和第七电阻器，所述第六电阻器电连接在用于所述比较器电路的所述电压供给与所述第七电阻器的第一端子之间，所述第七电阻器的第二端子电连接到所述开关电压节点，并且所述第七电阻器的所述第一端子电连接到所述比较器电路的所述正输入端子。
8.根据权利要求1所述的电容耦合的电平移位器，还包括电阻器梯，所述电阻器梯被配置成将所述比较器电路的所述正输入和所述负输入的DC偏置点固定。
9.根据权利要求1所述的电容耦合的电平移位器，其中所述比较器电路包括：
差分晶体管对，被配置成在所述第二电压域中输出所述调制信号的放大版本；以及
转换器电路，被配置成将所述调制信号的所述放大版本转换为轨到轨数字输出信号，所述轨到轨数字输出信号是数字控制信号在所述第二电压域中的副本，在所述第一电压域中从所述数字控制信号生成所述调制信号。
10.根据权利要求9所述的电容耦合的电平移位器，还包括速度提升器电路，所述速度提升器电路被配置成增加所述转换器电路的增益。
11.根据权利要求10所述的电容耦合的电平移位器，其中所述速度提升器电路包括：
PMOS电流源，与NMOS开关串联电连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；以及
PMOS开关，被配置成基于由所述转换器电路提供的所述轨到轨数字输出信号的状态，来启用或禁用所述转换器电路的PMOS电流源。
12.根据权利要求1所述的电容耦合的电平移位器，其中所述电容耦合的电平移位器的电压迟滞大于所述比较器电路的6σsigma等效输入偏移并且小于输入到所述比较器电路的所述调制信号，其中所述调制信号的共模电压被抵消。
13.根据权利要求1所述的电容耦合的电平移位器，其中在所述输入的所述正输入端子与所述负输入端子之间不提供基准端子，其中在所述比较器电路的所述正输入端子与所述负输入端子之间不提供共模基准端子，并且其中在所述输入的所述正输入端子与所述输入的所述负输入端子之间，所述调制信号是差分的。
14.根据权利要求13所述的电容耦合的电平移位器，还包括被配置成增加所述转换器电路的增益的速度提升器电路，其中所述比较器电路包括：
差分晶体管对，被配置成在所述第二电压域中输出所述调制信号的放大版本；以及
第一PMOS电流源，电连接到由所述差分晶体管对的正输出驱动的第一NMOS开关，并且电连接到由所述差分晶体管对的负输出驱动的第二NMOS开关，并且
其中所述速度提升器电路包括：
第二PMOS电流源，与由所述差分晶体管对的所述正输出驱动的第三NMOS开关串联电连接；以及
PMOS开关，被配置成基于由所述转换器电路提供的轨到轨数字输出信号的状态，来启用或禁用所述第一PMOS电流源。
15.根据权利要求1所述的电容耦合的电平移位器，其中在所述输入的所述正输入端子与所述负输入端子之间提供基准端子，其中在所述比较器电路的所述正输入端子与所述负输入端子之间提供共模基准端子，并且其中在所述输入的所述正输入端子与所述输入的所述基准端子之间，以及在所述输入的所述负输入端子与所述输入的所述基准端子之间，所述调制信号是单端的。
16.根据权利要求15所述的电容耦合的电平移位器，还包括被配置成增加所述转换器电路的增益的第一速度提升器电路和第二速度提升器电路，其中所述比较器电路包括：
第一差分晶体管对，被配置成：在所述第二电压域中，输出被施加在所述比较器电路的所述正输入端子与所述共模基准端子之间的所述调制信号的第一放大版本；
第二差分晶体管对，被配置成：在所述第二电压域中，输出被施加在所述比较器电路的所述负输入端子与所述共模基准端子之间的所述调制信号的第二放大版本；
第一PMOS电流源，电连接到由所述第一差分晶体管对的正输出驱动的第一NMOS开关，并且电连接到由所述第一和所述第二差分晶体管对的公用基准输出驱动的第二NMOS开关；以及
第二PMOS电流源，电连接到由所述第二差分晶体管对的负输出驱动的第三NMOS开关，并且电连接到由所述公用基准输出驱动的第四NMOS开关，
其中所述第一速度提升器电路包括：
第三PMOS电流源，与由所述公用基准输出驱动的第五NMOS开关串联电连接；以及
第一PMOS开关，被配置成基于由所述转换器电路提供的轨到轨正数字输出信号的状态，来启用或禁用所述第一PMOS电流源，并且
其中所述第二速度提升器电路包括：
第四PMOS电流源，与由所述公用基准输出驱动的第六NMOS开关串联电连接；以及
第二PMOS开关，被配置成基于由所述转换器电路提供的轨到轨负数字输出信号的状态，来启用或禁用所述第二PMOS电流源。
17.一种电平移位器系统，包括：
至少一个电容耦合的电平移位器，包括：
输入，具有正输入端子和负输入端子，所述输入被配置成在第一电压域中接收调制信号；
比较器电路，被配置成将所述调制信号移位到高于所述第一电压域的第二电压域；以及
电容性分压器电路，包括将所述输入的所述正输入端子耦合到所述比较器电路的正输入端子的第一电容性分压器支路，并且包括将所述输入的所述负输入端子耦合到所述比较器电路的负输入端子的第二电容性分压器支路，所述第一电容性分压器支路和所述第二电容性分压器支路对称，以便抵消所述调制信号的共模电压；调制器，被配置成利用数字控制信号来调制载波以形成连续的脉冲序列，并且将所述连续的脉冲序列作为所述调制信号输入到所述至少一个电容耦合的电平移位器的所述输入；以及
SR锁存器，具有电连接到所述至少一个电容耦合的电平移位器的第一输出的置位输入，并且具有电连接到所述至少一个电容耦合的电平移位器的第二输出的复位输入，所述SR锁存器被配置成基于所述置位输入和所述复位输入的状态来输出经电平移位的信号。
18.根据权利要求17所述的电平移位器系统，其中所述电平移位器系统包括第一电容耦合的电平移位器和第二电容耦合的电平移位器，其中对于每个电容耦合的电平移位器，在所述输入的所述正输入端子与所述负输入端子之间不提供基准端子，在所述比较器电路的所述正输入端子与所述负输入端子之间不提供共模基准端子，并且在所述输入的所述正输入端子与所述输入的所述负输入端子之间，所述调制信号是差分的，其中所述调制器被配置成：当所述数字控制信号处于第一状态时，将所述差分调制信号施加到所述第一电容耦合的电平移位器；并且当所述数字控制信号处于第二状态时，将所述差分调制信号施加到所述第二电容耦合的电平移位器，其中所述第一电容耦合的电平移位器被配置成：当所述数字控制信号处于所述第一状态时，将所述经移位的调制信号施加到所述SR锁存器的所述置位输入，并且其中所述第二电容耦合的电平移位器被配置成：当所述数字控制信号处于所述第二状态时，将所述经移位的调制信号施加到所述SR锁存器的所述复位输入。
19.根据权利要求17所述的电平移位器系统，其中所述电平移位器系统包括单个电容耦合的电平移位器，其中所述单个电容耦合的电平移位器包括在所述输入的所述正输入端子与所述负输入端子之间的基准端子，以及在所述比较器电路的所述正输入端子与所述负输入端子之间的共模基准端子，其中在所述输入的所述正端子与所述基准端子之间，以及在所述输入的所述负输入端子与所述基准端子之间，所述调制信号是单端的，
其中所述调制器被配置成：当所述数字控制信号处于第一状态时，将所述单端的调制信号施加在所述单个电容耦合的电平移位器的所述输入的所述正输入端子与所述负输入端子之间；
其中所述调制器被配置成：当所述数字控制信号处于第二状态时，将所述单端的调制信号施加在所述单个电容耦合的电平移位器的所述输入的所述负输入端子与所述负输入端子之间，其中所述单个电容耦合的电平移位器被配置成：当所述数字控制信号处于所述第一状态时，将所述经移位的调制信号施加到所述SR锁存器的所述置位输入，并且当所述数字控制信号处于所述第二状态时，将所述经移位的调制信号施加到所述SR锁存器的所述复位输入。
20.根据权利要求17所述的电平移位器系统，其中所述电平移位器系统被配置成将所述经电平移位的信号施加到高侧栅极驱动器。
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