CN111933700A - 功率半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种功率半导体器件及其制造方法。所述制造方法中，首先形成一半导体结构，该半导体结构具有沟槽以及沟槽内的栅极，并且还具有在沟槽外形成的栅突出部，各个所述栅突出部的宽度相同且间距相同，然后在所述基底表面顺应地形成了第一介质层，接着利用所述第一介质层作阻挡，通过自对准注入在所述基底中形成了体接触区。所述制造方法没有采用光罩形成体接触区，可以避免光罩对准偏差，有助于使体接触区两侧的沟道阈值电压一致从而可以同步开启，并且有助于使位于体接触区两侧的寄生晶体管的基极串联电阻大小一致从而可控性高，降低发生闩锁效应的风险，提高获得的功率半导体器件的性能。

Description

功率半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及其制造方法。
背景技术
功率半导体器件是电能/功率处理的核心器件，主要用于电力设备的电能变换以及电路控制领域，可以用来变频、变压、变流、功率放大和功率管理，对设备正常运行起到关键作用。早期功率半导体器件基于平面工艺生产，但随着技术的发展，小尺寸、大功率、高性能成为了主要发展趋势。具有代表性的沟槽功率器件有功率MOSFET（金属氧化物场效应晶体管）以及IGBT（绝缘栅双极型晶体管）。
在沟槽功率器件的设计及制造时，寄生晶体管引起的闩锁效应（latch up）需要加以防止和限制。以N沟道的沟槽功率器件为例，在相邻两个沟槽之间的衬底内存在寄生NPN晶体管（BJT），该寄生NPN晶体管的基极串联有一个电阻，称为基极串联电阻Rb，为了避免闩锁效应，该基极串联电阻Rb应尽可能小，现有解决途径之一是在衬底表面的源极（对应IGBT器件中的发射极）下方通过注入形成体接触区。
现有工艺在衬底中形成体接触区时，采用专用光罩定义注入范围，但是，实际形成的体接触区受光罩相对于对准层的对准精度以及注入后扩散工艺的影响，注入粒子容易横向扩散到沟道区域（两侧沟槽内设置了栅极），造成不同沟道开启的阈值电压不同，而且，光罩对准偏移容易使得基极串联电阻Rb的大小不容易控制，发生闩锁效应的风险增加，容易导致器件损坏。
发明内容
本发明提供一种功率半导体器件的制造方法，目的是改进现有工艺，以解决上述问题。本发明另外提供一种功率半导体器件。
一方面，本发明提供一种功率半导体器件的制造方法，包括以下步骤：
形成一半导体结构，所述半导体结构包括基底、位于所述基底中的多个沟槽以及位于所述沟槽内的栅极，所述沟槽之间的基底中形成有第一导电类型体区和位于所述第一导电类型体区顶部的第二导电类型电极区，各个所述栅极向沟槽外延伸而形成高于所述基底上表面的栅突出部，各个所述栅突出部的宽度相同且间距相同；
在所述半导体结构上表面顺应地形成第一介质层，所述第一介质层连续覆盖在所述栅突出部的表面以及相邻所述栅突出部之间的所述基底上；以及，
利用所述第一介质层作阻挡，通过自对准注入在所述基底中形成体接触区，所述体接触区位于所述第一导电类型体区内且低于所述第二导电类型电极区。
可选的，所述栅突出部的侧面与下方对应沟槽的侧面平齐。
可选的，所述栅突出部的宽度大于下方对应沟槽的开口宽度。
可选的，所述半导体结构的形成方法包括：
提供所述基底，并在所述基底中形成多个沟槽；
在所述基底上形成栅极氧化层，所述栅极氧化层覆盖所述沟槽的内表面和所述基底的上表面；
在所述栅极氧化层上形成栅极材料层，所述栅极材料层填满所述沟槽并高出所述基底的上表面，然后去除位于所述基底上表面的至少部分栅极材料层，获得所述栅极和所述栅突出部。
可选的，在形成所述栅极和所述栅极突出部之后，所述半导体结构的形成方法还包括：
依次执行第一注入和第二注入，通过所述第一注入在所述沟槽之间的基底中形成所述第一导电类型体区，通过所述第二注入在所述沟槽之间的基底中形成所述第二导电类型电极区。
可选的，所述半导体结构的形成方法还包括：
在形成所述栅极材料层之前，执行第一注入，通过所述第一注入在所述沟槽之间的基底中形成所述第一导电类型体区；以及，
在形成所述栅极和所述栅突出部之后，执行第二注入，通过所述第二注入在所述沟槽之间的基底中形成所述第二导电类型电极区。
可选的，在形成所述体接触区之后，所述功率半导体器件的制造方法还包括：
在所述基底上形成第二介质层，所述第二介质层覆盖所述第一介质层，然后依次刻蚀所述第二介质层、所述第一介质层以及所述基底，在所述沟槽之间的基底上形成接触孔，所述接触孔露出所述体接触区；
或者，
在形成所述第二介质层之前，执行平坦化工艺，去除所述栅突出部、所述第一介质层以及位于所述基底上表面的栅极氧化层，然后形成所述第二介质层，使所述第二介质层覆盖所述栅极以及所述基底的上表面，接着依次刻蚀所述第二介质层和所述基底，在所述沟槽之间的基底上形成接触孔，所述接触孔露出所述体接触区。
可选的，在形成所述接触孔之后，所述功率半导体器件的制造方法还包括：
在所述接触孔内填满导电材料，并在所述第二介质层上形成电极布线层，所述电极布线层通过所述接触孔与所述第二导电类型电极区电接触。
可选的，所述栅突出部的上表面高于所述基底上表面300nm~700nm。
可选的，所述第一介质层的厚度为200nm~500nm。
一方面，本发明提供一种功率半导体器件，采用上述制造方法形成，所述功率半导体器件包括：
半导体结构，所述半导体结构包括基底、位于所述基底中的多个沟槽以及位于所述沟槽内的栅极，其中，所述沟槽之间的基底中形成有第一导电类型体区、第二导电类型电极区以及体接触区，所述第二导电类型电极区位于所述第一导电类型体区的顶部，所述体接触区位于所述第一导电类型体区内且低于所述第二导电类型电极区；
第二介质层，设置在所述半导体结构上；以及，
电极布线层，位于所述半导体结构上，所述电极布线层通过连通所述第二介质层和所述基底的接触孔与所述第二导电类型电极区以及所述体接触区电接触。
本发明提供的功率半导体器件的制造方法，首先形成一半导体结构，该半导体结构具有沟槽栅极以及位于沟槽外的栅突出部，各个所述栅突出部的宽度相同且间距相同，然后在所述基底表面顺应地形成了第一介质层，接着利用所述第一介质层作阻挡，通过自对准注入在所述基底中形成了体接触区。所述制造方法不需要采用光罩形成体接触区，不仅节约成本，而且可以避免光罩对准偏差，使体接触区两侧的沟道阈值电压一致从而可以同步开启，并且有助于使位于体接触区两侧的寄生晶体管的基极串联电阻大小一致从而可控性高，降低发生闩锁效应的风险，提高获得的功率半导体器件的性能。
本发明提供的功率半导体器件，采用了上述制造方法，其中位于沟槽间基底中的体接触区通过自对准注入形成，不仅节约成本，避免了光罩对准偏差，而且有助于获得更均衡的沟道阈值电压以及较小的基极串联电阻Rb，发生闩锁效应的风险较小，相对于现有功率半导体器件性能得到了提高。
附图说明
图1是本发明一实施例的功率半导体器件的制造方法的流程示意图。
图2至图12是本发明一实施例的功率半导体器件的制造方法各步骤的剖面示意图。
附图标记说明：
100-半导体结构；101-基底；102-栅极氧化层；103-栅极材料层；104-第一介质层；105-第二介质层；106-电极布线层；110-栅极；120-栅突出部；10-沟槽；20-p型体区；30-n型源极区；40-体接触区；50-接触孔。
具体实施方式
以下结合附图和具体实施例对本发明的功率半导体器件及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明一实施例的功率半导体器件的制造方法的流程示意图。参见图1，本发明一实施例中的功率半导体器件的制造方法包括以下步骤：
第一步骤S1：形成一半导体结构，所述半导体结构包括基底、位于所述基底中的多个沟槽以及位于所述沟槽内的栅极，所述沟槽之间的基底中形成有第一导电类型体区和位于所述第一导电类型体区顶部的第二导电类型电极区，各个所述栅极向沟槽外延伸而形成高于所述基底上表面的栅突出部，各个所述栅突出部的宽度相同且间距相同；
第二步骤S2：在所述半导体结构上表面顺应地形成第一介质层，所述第一介质层连续覆盖在所述栅突出部的表面以及相邻所述栅突出部之间的所述基底上；
第三步骤S3：利用所述第一介质层作阻挡，通过自对准注入在所述基底中形成体接触区，所述体接触区位于所述第一导电类型体区内且低于所述第二导电类型电极区。
上述功率半导体器件的制造方法，针对现有工艺存在的一些问题或不可控因素（例如体接触区受光罩相对于对准层的对准精度影响较大，注入粒子容易横向扩散到两侧的沟道区域，造成两侧沟道具有不同的扩散浓度，阈值电压不同而不能同步开启，还例如体接触区的光罩对准偏移容易使得位于体接触区两侧的基极串联电阻大小不一致，控制难度大，使得发生闩锁效应的风险增加）进行了改进。本实施例的功率半导体器件的制造方法中，通过自对准注入在基底中形成了体接触区，没有采用光罩，可以避免光罩对准偏差，使体接触区两侧的沟道阈值电压一致，有利于同步开启沟道，提升器件性能，并且，该制作方法使得位于体接触区两侧的寄生晶体管的基极串联电阻较为一致，通过对第一介质层的厚度的控制，可以调节体接触区的范围以及体接触区与第二导电类型电极区之间的横向距离，使得可以在不影响沟道正常工作的情况下，尽可能地降低基极串联电阻的值，从而降低发生闩锁效应的风险。
图2至图12是本发明一实施例的功率半导体器件的制造方法各步骤的剖面示意图。以下结合图1至图12对上述制造方法作进一步详细说明。
图6是利用本发明一实施例的功率半导体器件的制造方法在基底上形成沟槽栅极、体区、源极区后的剖面示意图。首先可参见图6，本发明的功率半导体器件的制造方法包括第一步骤S1：形成一半导体结构100，所述半导体结构100包括基底101、位于所述基底101中的多个沟槽10以及位于所述沟槽10（结合图1）内的栅极110，所述沟槽10之间的基底101中形成有第一导电类型体区（图6中指p型体区20）和第二导电类型电极区（图6中指n型源极区30），所述第一导电类型体区低于所述第二导电类型电极区，所述第二导电类型电极区位于第一导电类型体区的顶部（也是基底101的顶部），各个所述栅极110向沟槽10外延伸而形成高于所述基底101表面的栅突出部120，各个所述栅突出部120的宽度相同且间距相同。
以下介绍形成所述半导体结构100的方法。
图2是利用本发明一实施例的功率半导体器件的制造方法在基底中形成沟槽后的剖面示意图。首先，参见图2，提供基底101，并在所述基底101中形成多个沟槽10。
所述基底101可具有一区熔硅衬底或者直拉法获得的硅衬底，在硅衬底的正面可形成有外延层，外延层可以用来构造要制造的功率半导体器件的漂移区。所述沟槽10可形成于外延层中，且开口朝向外延层上表面一侧。以功率MOSFET为例，可将硅衬底设置为具有高浓度的第一导电类型掺杂物，将所述外延层设置为具有低浓度的第二导电类型掺杂物，后续在硅衬底背面一侧可设置功率MOSFET的漏极。所述第一导电类型和第二导电类型中的一个为p型，另一个为n型，p型的掺杂物有硼或铟等，n型的掺杂物有磷或砷等。以下的描述中，主要以n沟道功率MOSFET进行说明，其中第一导电类型为p型，第二导电类型为n型。本领域技术人员可以理解，相关的说明同样适用于制造p沟道功率MOSFET，也适用于n沟道或p沟道的IGBT或其它功率半导体器件。
在基底101中形成的上述沟槽10用来设置沟槽栅极，即，使要制造的功率半导体器件的栅极位于沟槽10内。根据器件设计不同，沟槽10在平行于基底101上表面的横截面可以为条形、方形、六角形等等。本实施例中，所述沟槽10为条形沟槽。图1所示的沟槽10可位于要制造的功率半导体器件的同一个功能单元即同一原胞内，各个沟槽10相互间隔，平行排列在基底101内。所述沟槽10可通过光罩掩模进行光刻及刻蚀工艺形成，沟槽10侧壁与基底101上表面之间的角度例如约85°~90°，沟槽101的深度例如约1μm~6μm，优选具有光滑的内表面。
其次，参见图2，在所述基底101上形成栅极氧化层102，所述栅极氧化层102覆盖所述沟槽10的内表面和所述基底101的上表面。
所述栅极氧化层102可以通过热氧化或者其它公开工艺形成。本实施例中，要制作的沟槽栅极从沟槽10的下部延伸至上部，对应的栅极氧化层102直接覆盖沟槽10的内表面。但本发明不限于此，一实施例中，功率半导体器件在沟槽10内设置有位于下部的屏蔽栅极（Shield Gate），沟槽栅极及栅极氧化层均设置在屏蔽栅极之上。
图3是利用本发明一实施例的功率半导体器件的制造方法在基底上形成栅极材料层后的剖面示意图。图4是利用本发明一实施例的功率半导体器件的制造方法在基底上形成沟槽栅极后的剖面示意图。参见图3和图4，再次，在所述栅极氧化层102上形成栅极材料层103，所述栅极材料层103填满所述沟槽10并高出所述基底101的上表面，然后去除位于所述基底101上表面的至少部分栅极材料层103，获得设置于沟槽10内的栅极110和与所述栅极110连接且突出于基底101上表面的栅突出部120。
本实施例中，栅极材料层103为掺杂多晶硅。栅极材料层103的高出基底101上表面部分的高度例如约300nm~700nm，进一步约400nm~500nm，但本发明对栅极材料层103的厚度并不作严格限制，可以根据实际工艺考量设置，例如，一实施例中，栅极材料层103的高出基底101上表面部分的高度在1μm以上。
在形成栅极材料层103后，如图4所示，可以利用光罩掩模工艺对栅极材料层进行图形化处理，以去除位于所述基底10上表面的至少部分栅极材料层103。在图形化处理之后，位于沟槽10内的栅极材料层103被保留，作为要制造的功率半导体器件的沟槽栅极，记为栅极110，并且，还保留位于沟槽10上方且与栅极110连接的部分栅极材料层103作为栅突出部120。所述栅突出部120可看作各个沟槽栅极在基底101上延伸而形成的部分。所述栅突出部120对后续沉积的第一介质层的形状具有限定作用，本实施例利用第一介质层进行自对准注入形成体接触区，因而改变所述栅突出部120的范围也可以调节自对准注入的范围。为了使自对准注入后形成的体接触区的位置偏差尽可能小，本实施例中，对应位于各个沟槽10上的各个栅突出部120的宽度相同且间距相同，也即，各个所述栅突出部120均以下方沟槽的中心线对称，并且宽度相同。
参见图4，本实施例中，所述栅突出部120的侧面与下方对应沟槽10的侧面平齐，栅突出部120的宽度与下方沟槽10的开口宽度相同。这样，一方面有利于提高功率半导体器件的沟槽密度，另外后续在沟槽10之间的基底101中进行注入形成p型体区（或称p型基区、p型阱区，本实施例作为第一导电类型体区）时，可以利用栅突出部120作为阻挡，限定p型体区的范围。但本发明不限于此，一实施例中，所述栅突出部120的宽度也可以略小于下方对应沟槽10的开口宽度，相应的，该实施例设置后续覆盖栅突出部120的第一介质层的厚度使其能够覆盖沟槽外的部分基底。一实施例中，所述栅突出部120的宽度可以大于下方对应沟槽10的开口宽度，具体大于的程度可以根据器件的原胞尺寸、沟槽间距及沟槽数量确定。
图5是利用本发明另一实施例的功率半导体器件的制造方法在基底上形成沟槽栅极后的剖面示意图。参见图5，另一实施例中，在刻蚀栅极材料层102形成沟槽栅极后，位于基底101上表面以上的栅突出部120的宽度大于沟槽10的宽度，并且，可以设计使所述栅突出部120作为要制造的功率半导体器件的平面栅极，所述平面栅极与位于沟槽10内的沟槽栅极连接。在该实施例中，如图5所示，在沟槽10之间的基底101中，设置有器件的p型体区20，还设置有位于p型体区20顶部的n型源极区30（对于IGBT，该区域对应n型发射区）。并且，该实施例中，所述p型体区20可以在栅极材料层形成之前、甚至沟槽10形成之前通过光罩掩模进行注入形成，所述n型源极区30也可以在栅极材料层形成之前、甚至沟槽10形成之前通过注入工艺形成。作为示例，一实施例中，在形成栅极材料层之前，可以依次执行第一注入和第二注入，通过所述第一注入在所述沟槽10之间的基底101中形成p型体区20，通过所述第二注入在沟槽10之间的基底101中形成n型源极区30。另一实施例中，可以在形成栅极材料层之前，执行第一注入，通过所述第一注入在所述沟槽10之间的基底101中形成p型体区20，在形成栅极材料层103并图形化形成沟槽栅极（如图5中的栅极110）和栅突出部120之后，执行第二注入，通过所述第二注入在所述沟槽10之间的基底101中形成n型源极区30。当所述第一注入和/或第二注入在栅突出部120形成后再执行时，可以采用栅突出部120作为遮挡，因而可以省去光罩。
本实施例仍以图4为例对半导体结构的制造进行说明。在图4所示结构的基础上，参见图6，在形成所述栅极110和所述栅极突出部120之后，依次执行第一注入和第二注入，通过所述第一注入在所述沟槽10之间的基底101中形成第一导电类型体区（示例为p型体区20），通过所述第二注入在所述沟槽10之间的基底101中形成第二导电类型电极区（示例为n型源极区30）。
本实施例中，通过第一注入，p型体区20具有低浓度的p型掺杂物。所述第一注入可包括注入工艺以及注入后的高温退火工艺。本实施例中，可以不使用光罩掩模，而是利用栅突出部120作为阻挡，限定p型掺杂物在基底101中的注入范围，优选沿基底101的法线方向进行第一注入以及第二注入。注入后的高温退火工艺可以稳定p型掺杂物的扩散，将p型体区20推进到基底101内的一定深度。在要制造的功率半导体器件中，所述p型体区20用于形成反型沟道，该反型沟道的浓度与p型体区20的注入剂量、退火温度及时间有关，本实施例中，第一注入后进行的高温退火工艺的温度范围约1000°~1200°，所述p型体区20从基底101的上表面向下推进的深度约2μm~4μm。
本实施例中，通过第二注入使得基底101顶部即p型体区20顶部具有高浓度n型掺杂物，并将该区域作为n型源极区30。所述第二注入也可以包括注入后退火的过程。但一些实施例中，可以在后续体接触区的注入完成后，再进行退火。作为示例，所述n型源极区30的下表面距离基底101上表面的距离约0.2μm~1μm。
在形成上述半导体结构100后，接着执行图1所示的制造方法中的第二步骤S2。图7是利用本发明一实施例的功率半导体器件的制造方法在形成第一介质层后的剖面示意图。参见图7，本发明的功率半导体器件的制造方法包括第二步骤S2：在所述半导体结构100上表面顺应地形成第一介质层104，所述第一介质层104连续覆盖在所述栅突出部120的表面以及相邻所述栅突出部120之间的所述基底101上表面。
所述第一介质层104可以包括氮化物（如氮化硅）、氧化物（如氧化硅）、氮氧化物（如氮氧化硅）等介质材料，具体可以通过如化学气相沉积（CVD）、原子层沉积（ALD）形成。由于栅突出部120的存在，半导体结构100的上表面起伏不平，相邻两个栅突出部120之间具有间隙。通过顺应地在半导体结构100上表面形成第一介质层104，第一介质层104保形地覆盖在所述栅突出部120的表面以及相邻所述栅突出部120之间的基底101上表面。第一介质层104的厚度可以根据器件设计以及基底内掺杂区的位置具体确定，作为示例，所述第一介质层的厚度范围约200nm~500nm。
图8是利用本发明一实施例的功率半导体器件的制造方法在基底中形成体接触区后的剖面示意图。参见图8，本发明的功率半导体器件的制造方法包括第三步骤S3：利用所述第一介质层104作阻挡，通过自对准注入在所述基底101中形成体接触区40，所述体接触区40位于所述第一导电类型体区（示例为p型体区20）内且低于所述第二导电类型电极区（示例为n型源极区30）。
本实施例中，不需采用光罩掩模，而是以半导体结构100上的第一介质层104作为阻挡在基底101中自对准地注入p型掺杂物，注入方向沿基底上表面的法线方向。该自对准注入的注入深度需要超过n型源极区30的结深度。在自对准注入之后，可以进一步作退火处理，稳定掺杂物的扩散。在基底101中形成的体接触区40的上表面接近或连接n型源极区30的下表面，所述体接触区40的下表面高于p型体区20的下表面。所述体接触区40中p型掺杂物的浓度高于p型体区20中p型掺杂物的浓度。
由于采用自对准注入形成体接触区40，位于体接触区40两侧的寄生晶体管的基极串联电阻（Rb）较为一致，可以通过对第一介质层104的厚度的控制调节体接触区40的范围，进而在不影响沟道正常工作的前提下，控制体接触区40与n型源极区30之间的横向距离（如图8中 n+ 区超出 p+区 的距离）足够小，从而通过缩小体接触区40与n型源极区30之间的横向距离，可以尽可能地降低基极串联电阻的值，使寄生NPN晶体管不会开启，起到保护功率半导体器件的作用。另外，通过形成体接触区40，使体接触区40低于n型源极区30的下表面且靠近或连接n型源极区30，后续在基底101上形成导电通路来将n型源极区30的电性引出时，可以降低导电材料的接触电阻，并且，由于导电通路连接n型源极区30和体接触区40，使得寄生NPN晶体管的发射端和基极端短路，有助于降低发生闩锁效应的风险。
在形成所述体接触区40之后，本实施例的功率半导体器件的制造方法还可包括在半导体结构100上形成电极布线层的步骤。具体说明如下。
图9是利用本发明一实施例的功率半导体器件的制造方法形成第二介质层后的剖面示意图。参见图9，所述功率半导体器件的制造方法可包括第四步骤：在所述基底101上形成第二介质层105，所述第二介质层105覆盖所述第一介质层104。
具体的，可根据电极布线层制作的需要确定所述第二介质层105的材料及厚度。本实施例中，较佳但非必须的，可以利用可回流的第二介质层105使半导体结构100的上表面趋于平缓。例如，所述第二介质层105可以采用正硅酸乙酯（TEOS）形成，其厚度约300nm~1500nm。所述第二介质层105的材料可以包括氧化物、氮化物、氮氧化物中的至少一种。所述第二介质层105中也可包括硼、磷等掺杂物。
图10是利用本发明另一实施例的功率半导体器件的制造方法形成第二介质层后的剖面示意图。参见图10，一实施例中，在形成所述第二介质层105之前，为了避免栅突出部120可能对后续工艺产生影响，可以利用平坦化工艺（如CMP，化学机械研磨）对半导体结构100的上表面进行处理，使得栅突出部120、所述第一介质层104以及位于基底101上表面的栅极氧化层102被去除。在所述平坦化工艺后，再在栅极110以及基底101表面沉积第二介质层105 。
本实施例仍以图9对形成第二介质层105后的制造方法进行说明。但可以理解的是，以下工艺也适用于图10所示的结构。
图11是利用本发明一实施例的功率半导体器件的制造方法形成接触孔后的剖面示意图。在图9所示结构的基础上参见图11，所述功率半导体器件的制造方法可包括第五步骤：依次刻蚀所述第二介质层105、所述第一介质层104以及所述基底101，在所述沟槽10之间的基底101上形成接触孔50，所述接触孔50露出所述体接触区40（即露出所述体接触区40的基底101部分）。对于图10所示的结构，所述第五步骤包括依次刻蚀所述第二介质层105和所述基底101，以在所述沟槽10之间的基底101上形成接触孔，所述接触孔露出所述体接触区40。
具体的，可以通过在第二介质层105上涂敷光刻胶，并利用光罩进行光刻，显影之后通过干法或湿法刻蚀工艺，来形成上述接触孔50。可以利用光刻并通过一次刻蚀工艺形成上述接触孔50，也可以先利用光刻并刻蚀露出基底101上表面后，再涂敷光刻胶作掩模、或者直接使用图形化后的第一介质层104和第二介质层105作为掩模刻蚀基底101，直至露出体接触区40（刻蚀过程中体接触区40也可被去掉一薄层）。所述接触孔50可形成为纵截面形状如图10所示的倒梯形，以便于导电材料的填充。需要说明的是，在形成所述接触孔50的过程中，还可以在基底101上形成不同用途的其它接触孔，如基底101上可设置有栅引出区以及形成有位于栅引出区的栅引出材料，则可以通过上述第五步骤同时制作露出栅引出材料的接触孔，以便于后续将栅极110的电性引出。本实施例中，所述n型源极区30直接通过注入在基底101顶部形成，注入深度不需要很深（即形成为浅结），继而位于n型源极区30下方的体接触区40也处于较浅的区域，这可以降低制作所述接触孔50的工艺难度。
图12是利用本发明一实施例的功率半导体器件的制造方法形成电极布线层后的剖面示意图。参见图12，所述功率半导体器件的制造方法可包括第六步骤：在所述接触孔内填满导电材料，并在所述第二介质层105上形成电极布线层106，所述电极布线层106通过所述接触孔50与所述第二导电类型电极区电接触。
可以通过物理气相沉积（PVD）工艺在基底上沉积导电材料，使导电材料将接触孔50填满，且导电材料还覆盖在接触孔50外的第二介质层105上表面。所述导电材料例如包括铝、铝硅或铝铜合金等。在形成适当厚度的导电材料后，可以通过图形化工艺，在第二介质层105上形成电极布线层106。通过所述电极布线层106，便于从外部控制功率半导体器件的n型源极区30及栅极110。
在形成电极布线层106之后，所述第六步骤还可包括进一步在半导体结构上形成钝化层（未示出）的步骤，以保护电极布线层106以及半导体结构100，提高制造的功率半导体器件的可靠性。
上述实施例的制造方法中，注入形成体接触区40时没有采用光罩，节约成本，而且自对准注入可以避免光罩对准偏差，有助于使体接触区40两侧的沟道阈值电压一致从而可以同步开启，并且，有助于使体接触区40两侧的基极串联电阻大小一致从而便于控制，降低发生闩锁效应的风险，提升获得的功率半导体器件的性能。
本发明实施例还包括采用了上述制造方法得到的功率半导体器件。所述功率半导体器件例如为功率MOSFET，具体如垂直双扩散MOSFET（即VDMOSFET），所述功率半导体器件还可以是IGBT。参见图12，所述功率半导体器件包括半导体结构100（结合图6）、第一介质层104、第二介质层105以及电极布线层106。
具体的，所述半导体结构100包括基底101、位于所述基底101中的多个沟槽10、位于所述沟槽10内的栅极110以及与各个所述栅极110连接且高于所述基底101上表面的栅突出部120，各个所述栅突出部120的宽度相同且间距相同，并且，所述沟槽10之间的基底101中形成有第一导电类型体区（示例为p型体区20）、第二导电类型电极区（示例为n型源极区30）以及体接触区40，所述第二导电类型电极区位于所述第一导电类型体区的顶部，所述体接触区40位于所述第一导电类型体区内且低于所述第二导电类型电极区。所述功率半导体器件中，第一介质层104和第二介质层105依次叠加设置在所述半导体结构100上，所述电极布线层106位于所述半导体结构100上，所述电极布线层106通过连通所述第二介质层105、所述第一介质层104和基底101的接触孔50与所述第二导电类型电极区以及所述体接触区40电接触。
参照图10和图12，本发明另一实施例中，由于在形成所述体接触区40之后、形成所述第二介质层105之前，采用平坦化工艺去除了栅突出部120、所述第一介质层104以及位于所述基底101上表面的栅极氧化层102，因而所得到的功率半导体器件不包括栅突出部120、所述第一介质层104以及位于所述基底101上表面的栅极氧化层102，所述接触孔仅连通所述第二介质层105和所述基底101（图未示），所述电极布线层106仍然通过所述接触孔与所述第二导电类型电极区以及所述体接触区40电接触。
本实施例的功率半导体器件由于采用了上述制造方法，其中位于沟槽10之间基底101中的体接触区40通过自对准注入形成，不仅节约成本，而且避免了光罩对准偏差，有助于获得更均衡的沟道阈值电压以及较小的基极串联电阻，发生闩锁效应的风险较小，从而相对于现有功率半导体器件性能得到了提高。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的功率半导体器件而言，由于与实施例公开的功率半导体器件的制造方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种功率半导体器件的制造方法，其特征在于，包括：
形成一半导体结构，所述半导体结构包括基底、位于所述基底中的多个沟槽以及位于所述沟槽内的栅极，所述沟槽之间的基底中形成有第一导电类型体区和位于所述第一导电类型体区顶部的第二导电类型电极区，各个所述栅极向沟槽外延伸而形成高于所述基底上表面的栅突出部，各个所述栅突出部的宽度相同且间距相同；
在所述半导体结构上表面顺应地形成第一介质层，所述第一介质层连续覆盖在所述栅突出部的表面以及相邻所述栅突出部之间的所述基底上；以及，
利用所述第一介质层作阻挡，通过自对准注入在所述基底中形成体接触区，所述体接触区位于所述第一导电类型体区内且低于所述第二导电类型电极区。
2.如权利要求1所述的制造方法，其特征在于，所述栅突出部的侧面与下方对应沟槽的侧面平齐。
3.如权利要求1所述的制造方法，其特征在于，所述栅突出部的宽度大于下方对应沟槽的开口宽度。
4.如权利要求1所述的制造方法，其特征在于，所述半导体结构的形成方法包括：
提供所述基底，并在所述基底中形成多个沟槽；
在所述基底上形成栅极氧化层，所述栅极氧化层覆盖所述沟槽的内表面和所述基底的上表面；
在所述栅极氧化层上形成栅极材料层，所述栅极材料层填满所述沟槽并高出所述基底的上表面，然后去除所述基底上表面的至少部分所述栅极材料层，获得所述栅极和所述栅突出部。
5.如权利要求4所述的制造方法，其特征在于，在形成所述栅极和所述栅极突出部之后，所述半导体结构的形成方法还包括：
依次执行第一注入和第二注入，通过所述第一注入在所述沟槽之间的基底中形成所述第一导电类型体区，通过所述第二注入在所述沟槽之间的基底中形成所述第二导电类型电极区。
6.如权利要求4所述的制造方法，其特征在于，所述半导体结构的形成方法还包括：
在形成所述栅极材料层之前，执行第一注入，通过所述第一注入在所述沟槽之间的基底中形成所述第一导电类型体区；以及，
在形成所述栅极和所述栅突出部之后，执行第二注入，通过所述第二注入在所述沟槽之间的基底中形成所述第二导电类型电极区。
7.如权利要求1所述的制造方法，其特征在于，在形成所述体接触区之后，还包括：
在所述基底上形成第二介质层，所述第二介质层覆盖所述第一介质层，然后依次刻蚀所述第二介质层、所述第一介质层以及所述基底，在所述沟槽之间的基底上形成接触孔，所述接触孔露出所述体接触区；
或者，
在形成所述第二介质层之前，执行平坦化工艺，去除所述栅突出部、所述第一介质层以及位于所述基底上表面的栅极氧化层，然后形成所述第二介质层，使所述第二介质层覆盖所述栅极以及所述基底的上表面，接着依次刻蚀所述第二介质层和所述基底，以在所述沟槽之间的基底上形成接触孔，所述接触孔露出所述体接触区。
8.如权利要求7所述的制造方法，其特征在于，在形成所述接触孔之后，还包括：
在所述接触孔内填满导电材料，并在所述第二介质层上形成电极布线层，所述电极布线层通过所述接触孔与所述第二导电类型电极区电接触。
9.如权利要求1至8任一项所述的制造方法， 其特征在于，所述栅突出部的上表面高于所述基底上表面300nm~700nm。
10.如权利要求1至8任一项所述的制造方法， 其特征在于，所述第一介质层的厚度为200nm~500nm。
11.一种功率半导体器件， 其特征在于，采用如权利要求1至10任一项所述的制造方法形成，所述功率半导体器件包括：
半导体结构，所述半导体结构包括基底、位于所述基底中的多个沟槽以及位于所述沟槽内的栅极，其中，所述沟槽之间的基底中形成有第一导电类型体区、第二导电类型电极区以及体接触区，所述第二导电类型电极区位于所述第一导电类型体区的顶部，所述体接触区位于所述第一导电类型体区内且低于所述第二导电类型电极区；
第二介质层，设置在所述半导体结构上；以及，
电极布线层，位于所述半导体结构上，所述电极布线层通过连通所述第二介质层和所述基底的接触孔与所述第二导电类型电极区以及所述体接触区电接触。
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