CN111933620B - 一种介质层缺陷检测的测试结构 - Google Patents

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Abstract

本发明所提供的一种介质层缺陷检测的测试结构，包括主路电路、旁路电路、第一焊盘至第五焊盘、第一开关，主路电路和旁路电路并联连接；主路电路包括待测试电容结构；第一焊盘和第二焊盘用于对主路电路和旁路电路施加电压；第三焊盘至第五焊盘用于编辑旁路电路的导通电压；第一开关用于在待测试电容结构的漏电流超出预设值时，切断测试结构的电路。本发明通过改变第三焊盘、第四焊盘和第五焊盘上外接电压用于编辑旁路电路的导通电压，以使得不同漏电阈值要求的缺陷检测项目可以共用一个测试结构，从而减少测试结构的数量，可以减少介质层缺陷检测的测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性。

Description

一种介质层缺陷检测的测试结构
技术领域
本发明涉及半导体制造技术领域，特别涉及一种介质层缺陷检测的测试结构。
背景技术
电容结构作为半导体集成电路可靠性评估中一种很重要的结构，其可用于金属-氧化物半导体场效应晶体管（MOSFET）的栅氧介质层、金属-绝缘层-金属（MIM）介质层及金属-氧化物-金属（MOM）介质层的可靠性评估。
在电容结构的可靠性评估时，漏电阈值的选择非常重要，如果漏电阈值太小，电容内部的薄弱点未能产生足够的漏电，在后续的失效分析时无法对电容结构的薄弱点进行位置定位；如果漏电阈值太大，电容结构很容易发生热击穿并烧毁，而烧毁后的电容结构无法在后续的失效分析时，对电容结构的薄弱点进行位置定位，以及进一步的失效分析，从而使得电容结构的缺陷无法被发现。
在电容结构的介质层中可能存在各种类型的缺陷，例如介质层中存在残留物、结构弱点、针孔缺陷、界面粗糙度差等等缺陷。这些缺陷的失效机理不同，它们在检测时的漏电阈值要求也不同，而介质层的测试结构在设计好之后，它的漏电阈值是固定的，因此，不同漏电阈值要求的检测项目不能共用同一个测试结构，使得每一个漏电阈值要求的检测项目必须具有自己的测试结构，这样会占用芯片划片道的面积，使得划片道上的结构拥挤，紧张，而且这些测试结构在测试时不够灵活。
发明内容
本发明的目的在于提供一种介质层缺陷检测的测试结构，可以解决不同漏电阈值要求的检测项目不能共用同一个测试结构的问题，还可以减少介质层缺陷检测的测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性。
为解决上述技术问题，本发明提供一种介质层缺陷检测的测试结构，包括主路电路、旁路电路、第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第一开关，所述主路电路和所述旁路电路并联连接，所述第一焊盘、并联后的所述主路电路和所述旁路电路、所述第一开关和所述第二焊盘依次串联；
其中，所述主路电路包括待测试电容结构；所述第一焊盘和所述第二焊盘用于在测试时对所述主路电路和所述旁路电路施加电压；所述第三焊盘、所述第四焊盘和所述第五焊盘用于编辑所述旁路电路的导通电压；所述第一开关用于在所述待测试电容结构的漏电流超出预设的阈值电流值时，切断整个所述测试结构的电路；所述旁路电路用于提供断开所述第一开关的电流。
可选的，所述旁路电路包括NMOS晶体管和限流单元，所述NMOS晶体管的栅极连接所述主路电路，所述NMOS晶体管的漏极连接所述限流单元的一端，所述NMOS晶体管的源极连接所述第一开关。
进一步的，所述第三焊盘连接所述NMOS晶体管的栅极，所述第四焊盘连接所述NMOS晶体管的漏极，所述第五焊盘连接所述NMOS晶体管的源极；
其中，所述第三焊盘、所述第四焊盘和所述第五焊盘用于编辑所述NMOS晶体管的阈值电压。
进一步的，还包括第一节点和第二节点，所述主路电路和所述旁路电路并联连接在所述第一节点和所述第二节点之间，所述第一开关连接在所述第二节点和所述第二焊盘之间。
进一步的，所述主路电路包括漏电检测单元，所述待测试电容结构和所述漏电检测单元相互串联连接，所述待测试电容结构和所述漏电检测单元之间具有第三节点，所述待测试电容结构连接在所述第一节点和所述第三节点之间，所述第三焊盘连接所述第三节点，所述漏电检测单元连接在所述第二节点和所述第三节点之间；
其中，所述漏电检测单元用于在测试过程中检测所述待测试电容结构的漏电状况。
进一步的，还包括第四节点和第五节点，所述NMOS晶体管的栅极连接所述第三节点，所述NMOS晶体管的漏极连接所述第四节点，所述NMOS晶体管的源极连接第五节点。
进一步的，所述第一焊盘连接所述第一节点，所述第四焊盘连接所述第四节点，所述第五焊盘连接所述第五节点。
可选的，所述待测试电容结构包括栅氧电容、MIM电容和MOM电容。
可选的，所述漏电检测单元包括漏电检测电阻。
可选的，所述限流单元的另一端连接所述第一节点。
与现有技术相比，本发明具有以下有益效果：
本发明所提供的一种介质层缺陷检测的测试结构，包括主路电路、旁路电路、第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第一开关，所述主路电路和所述旁路电路并联连接，所述第一焊盘、并联后的所述主路电路和旁路电路、所述第一开关和所述第二焊盘依次串联；其中，所述主路电路包括待测试电容结构；所述第一焊盘和第二焊盘用于在测试时对所述主路电路和旁路电路施加电压；所述第三焊盘、第四焊盘和第五焊盘用于编辑所述旁路电路的导通电压；所述第一开关用于在所述待测试电容结构的漏电流超出预设的阈值电流值时，切断整个测试结构的电路；所述旁路电路用于提供断开所述第一开关的电流。本发明通过改变所述第三焊盘、第四焊盘和第五焊盘上外接电压用于编辑所述旁路电路的导通电压，以使得不同漏电阈值要求的缺陷检测项目可以共用一个测试结构，从而减少测试结构的数量，可以减少介质层缺陷检测的测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性。
进一步的，所述旁路电路包括NMOS晶体管和限流单元，所述NMOS晶体管的栅极连接所述主路电路，所述NMOS晶体管的漏极连接所述限流单元，所述NMOS晶体管的源极连接所述第一开关。以及所述第三焊盘连接所述NMOS晶体管的栅极，所述第四焊盘连接所述NMOS晶体管的漏极，所述第五焊盘连接所述NMOS晶体管的源极；其中，所述第三焊盘、第四焊盘和第五焊盘用于编辑所述NMOS晶体管的阈值电压。（权2和权3），通过第三焊盘、第四焊盘和第五焊盘使得所述NMOS晶体管TN的浮栅内进行电子的注入或移除，以实现所述NMOS晶体管TN的阈值电压的编辑，进一步使得不同漏电阈值要求的缺陷检测项目可以共用同一个测试结构，减少了测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性，提高了电介质缺陷分析的效率。
另外，本发明通过介质层缺陷检测的测试结构可以避免待测试电容结构的薄弱点在测试过程中发生硬击穿而烧毁，同时待测试电容结构的薄弱点位置在测试过程中可以产生一定的漏电流，使得该待测试电容结构可以进一步的进行失效分析，从而使得待测试电容结构的缺陷可以被发现，并作出针对性的改善。
附图说明
图1为本发明一实施例的一种介质层缺陷检测的测试结构的示意图；
图2为本发明一实施例的NMOS晶体管的剖面示意图；
图3a-3b为本发明一实施例的编辑NMOS晶体管的阈值电压的示意图；
图3c为本发明一实施例的NMOS晶体管的阈值电压的测量的示意图；
图4a-4c为本发明一实施例的一种介质层缺陷检测的测试结构在工作状态下的示意图。
附图标记说明：
10-主路电路；20-旁路电路；pad1-第一焊盘；pad2-第二焊盘；pad3-第三焊盘；pad4-第四焊盘；pad5-第五焊盘；A-第一节点；B-第二节点；C-第三节点；D-第四节点；E-第五节点；Ctest-待测试电容结构；RD-漏电检测电阻；RL-限流电阻；TN-NMOS晶体管；FM-保险丝。
具体实施方式
下面将结合示意图对本发明的一种介质层缺陷检测的测试结构进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节丽混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种介质层缺陷检测的测试结构，包括主路电路、旁路电路、第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第一开关，所述主路电路和所述旁路电路并联连接，所述第一焊盘、并联后的所述主路电路和旁路电路、所述第一开关和所述第二焊盘依次串联；
其中，所述主路电路包括待测试电容结构；所述第一焊盘和第二焊盘用于在测试时对所述主路电路和旁路电路施加电压；所述第三焊盘、第四焊盘和第五焊盘用于编辑所述旁路电路的导通电压；所述第一开关用于在所述待测试电容结构的漏电流超出预设的阈值电流值时，切断整个测试结构的电路；所述旁路电路用于提供断开所述第一开关的电流。
图1为本实施例的一种介质层缺陷检测的测试结构的示意图。如图1所示，本实施例提供了一种介质层缺陷检测的测试结构，每个所述测试结构可以作为多个缺陷检测项目通用的测试结构，以使得不同漏电阈值要求的缺陷检测项目可以共用一个测试结构，从而减少测试结构的数量。
所述测试结构具有一个待测试电容结构Ctest，在一个缺陷检测项目（例如TDDB测试）的测试过程中，多个所述测试结构可以在测试机台上并联连接，使得每个所述待测试电容结构Ctest并联，从而使得多个所述待测试电容结构可以同时进行该缺陷检测项目的测试，以缩短多个待测试电容结构的缺陷测试的测试时间；多个所述介质层缺陷检测的测试结构也可以分别依次在测试机台上进行测试。对多个所述待测试电容结构Ctest进行至少两个不同漏电阈值要求（例如阈值要求为0.01A和0.02A这两个漏电阈值要求）的缺陷检测项目检测时，其中部分的待测试电容结构Ctest在阈值要求为0.01A的测试项目的机台上进行介质层缺陷检测，剩余部分的待测试电容结构Ctest在阈值要求为0.02A的测试项目的机台上进行介质层缺陷检测。这样，在不同的缺陷检测项目中均可以使用同一个测试结构。
每个所述测试结构包括主路电路10、旁路电路20、第一焊盘pad1、第二焊盘pad2、第三焊盘pad3、第四焊盘pad4、第五焊盘pad5、第一开关、第一节点A、第二节点B、第三节点C、第四节点D和第五节点E。所述主路电路10和旁路电路20并联连接，所述第一焊盘pad1、并联后的主路电路10和旁路电路20、第一开关和第二焊盘pad2依次串联，具体的，所述主路电路10和旁路电路20在第一节点A和第二节点B这两个节点处并联（即所述主路电路10和旁路电路20并联连接在所述第一节点A和第二节点B之间），所述第一节点A作为所述测试结构的第一电源连接端口，且所述第一焊盘pad1与所述第一节点A连接，所述第二节点B作为所述测试结构的第二电源连接端口，且所述第二焊盘pad2通过所述第一开关与所述第二节点B连接。
所述第一焊盘pad1和所述第二焊盘pad2用于在测试时施加电压，以对待测试电容结构Ctest提供击穿电压，例如，所述第一焊盘pad1和所述第二焊盘pad2中的一个连接电源，另一个接地。所述第一焊盘pad1和第三焊盘pad3为测试结束后的电性失效分析时的电性连接焊盘。所述第三焊盘pad3、第四焊盘pad4和第五焊盘pad5用于编辑所述旁路电路20的导通时的开启电压。在本实施例中，在测试过程中，所述第一焊盘pad1连接恒定正电压V+，所述第二焊盘pad2接地。
在所述待测试电容结构Ctest的漏电流超出预设的阈值电流值时，所述第一开关切断整个测试结构的电路（主路电路和旁路电路），以避免所述测试结构中的待测试电容结构Ctest发生硬击穿。在本实施例中，所述第一开关例如是保险丝FM，所述保险丝的熔断电流的规格值小于旁路电路20的导通电流，在所述待测试电容结构Ctest的漏电流超出预设的阈值电流值时，所述旁路电路20导通，所述保险丝断开，并切断整个介质层缺陷检测的测试结构的电路，此时，所述主路电路10和旁路电路20均断路，避免了所述待测试电容结构Ctest发生硬击穿。
所述主路电路10包括待测试电容结构Ctest和漏电检测单元，所述待测试电容结构Ctest和漏电检测单元相互串联连接。所述待测试电容结构Ctest包括但不限于栅氧电容、MIM电容和MOM电容。所述漏电检测单元在测试过程中用于检测所述待测试电容结构Ctest的漏电状况。所述待测试电容结构Ctest和漏电检测单元之间具有第三节点C，所述第三节点C与第三焊盘pad3连接。所述待测试电容结构Ctest连接在所述第一节点A与第三节点C之间，所述漏电检测单元连接在所述第二节点B与第三节点C之间。在本实施例中，所述漏电检测单元可以为漏电检测电阻RD，所述第三节点C的电压为所述待测试电容结构Ctest的漏电流与漏电检测电阻RD的乘积。
所述旁路电路20用于提供可以熔断保险丝的电流。所述旁路电路20包括限流单元和NMOS晶体管，所述限流单元用于限制所述旁路电路导通时的电流，所述限流单元例如是限流电阻RL，其阻值可以使得旁路电路20导通时的电流熔断所述保险丝，以使得漏电流产生且急剧增大前可以及时切断主路电路和旁路电路。 所述限流单元的一端连接所述第一节点A，另一端连接所述第四节点D；所述NMOS晶体管TN的漏极连接所述第四节点D，所述NMOS晶体管TN的源极连接所述第五节点E，所述NMOS晶体管TN的栅极连接所述第三节点C。所述第四焊盘pad4与所述第四节点D连接，所述第五焊盘pad5与所述第五节点E连接。
图2为本发明一实施例的NMOS晶体管的剖面示意图。如图2所示，由于所述NMOS晶体管TN的阈值电压也就是所述第三节点C的电压，同时，通过改变所述第三焊盘pad3、第四焊盘pad4和第五焊盘pad5上外接电压，使得所述NMOS晶体管TN的浮栅内进行电子的注入或移除，以实现所述NMOS晶体管TN的阈值电压的编辑，从而使得不同漏电阈值要求的缺陷检测项目可以共用同一个测试结构，减少了测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性，提高了电介质缺陷分析的效率。在本实施例中，所述NMOS晶体管TN包括衬底，形成于所述衬底中的源极和漏极，以及堆叠设置所述源极和漏极之间的叠层结构，所述叠层结构包括依次形成于所述衬底上的隧穿氧化层、浮栅、晶间氧化层和控制栅极（即栅极），其中，所述衬底为p型衬底，所述源极和漏极掺杂了N型离子，所述NMOS晶体管TN的主体衬底（bulk）与源极并联后外接所述第五焊盘pad5，所述漏极外接所述第四焊盘pad4，所述控制栅极外接所述第三焊盘pad3。
如图3a所示，将所述第五焊盘pad5接地，加大所述第三焊盘pad3和第四焊盘pad4的正电压，以加大施加在栅极和漏极的正电压，利用NMOS晶体管TN的热电子效应和FN隧穿效应将电子注入到浮栅中，NMOS晶体管TN的阈值电压变大，注入的电子越多，阈值电压变化的越多，阈值电压越大。如图3b所示，将所述第五焊盘pad5接地，所述第四焊盘pad4悬空，以将漏极悬空，加大所述第三焊盘pad3的负电压，以加大施加在控制栅极的负电压，利用FN隧穿效应将电子从浮栅中移出，NMOS晶体管TN的阈值电压变小，阈值电压越小。
如图3c所示，在对NMOS晶体管TN的阈值电压进行编辑之后，将所述第五焊盘pad5接地，以将源极接地，在所述第四焊盘pad4上施加一较小的电压，例如0.1V，以对漏极施加一较小的电压，在所述第三焊盘pad3上施加一个从0开始逐渐增大的正电压，当漏极电流Id达到规格值（例如1μA）时的控制栅极电压即为目前的NMOS晶体管TN的阈值电压。
在缺陷检测项目测试前，通过所述第三焊盘pad3、第四焊盘pad4和第五焊盘pad5上电压的设定来编辑NMOS晶体管TN的阈值电压，以得到需要测试项目所需要的NMOS晶体管TN的漏电阈值。
如图4a所示，在缺陷检测项目测试开始时，在所述第一焊盘pad1连接恒定正电压V+，所述第二焊盘pad2接地，由于待测试电容结构Ctest的薄弱点没有产生明显的漏电流（即所述待测试电容结构Ctest还未产生漏电流或者，所述待测试电容结构Ctest所产生的漏电流小于其预设的阈值电流值），漏电检测电阻RD的电压不足，也就是第三节点C的电压没有达到NMOS晶体管TN已编辑的阈值电压，此时，所述第一开关导通，所述主电路导通，所述旁路电路断开；如图4b所示，在恒定正电压V+下经过一段时间后，所述待测试电容结构Ctest薄弱点的漏电开始逐渐增大，所述待测试电容结构Ctest的电压逐渐变小，漏电检测电阻RD的电压逐渐增大，当待测试电容结构Ctest的漏电流达到预设的阈值电流值时，漏电检测电阻RD的电压增大，并达到可以开启NMOS晶体管TN已编辑的阈值电压时，所述NMOS晶体管TN开启，同时所述旁路电路导通；如图4c所示，在所述限流电阻RL的限流作用下，所述旁路电路的导通电流大于等于保险丝的熔断电流的规格值，使得所述旁路电路导通时，所述保险丝断开，同时整个电路断开，以避免所述待测试电容结构Ctest发生硬击穿而烧毁。
在缺陷检测项目测试结束后，由于所述待测试电容结构Ctest薄弱点存在一定的漏电流，通过所述第一焊盘pad1和第三焊盘pad3对所述待测试电容结构Ctest进行电性失效分析，以定位待测试电容结构Ctest的漏电流位置（薄弱点位置），以及该位置截面形貌分析，从而得知薄弱点存在的缺陷，以便于后续有针对性的改善。
综上所述，本发明所提供的一种介质层缺陷检测的测试结构，包括主路电路、旁路电路、第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第一开关，所述主路电路和所述旁路电路并联连接，所述第一焊盘、并联后的所述主路电路和旁路电路、所述第一开关和所述第二焊盘依次串联；其中，所述主路电路包括待测试电容结构；所述第一焊盘和第二焊盘用于在测试时对所述主路电路和旁路电路施加电压；所述第三焊盘、第四焊盘和第五焊盘用于编辑所述旁路电路的导通电压；所述第一开关用于在所述待测试电容结构的漏电流超出预设的阈值电流值时，切断整个测试结构的电路；所述旁路电路用于提供断开所述第一开关的电流。本发明通过改变所述第三焊盘、第四焊盘和第五焊盘上外接电压用于编辑所述旁路电路的导通电压，以使得不同漏电阈值要求的缺陷检测项目可以共用一个测试结构，从而减少测试结构的数量，可以减少介质层缺陷检测的测试结构占用芯片划片道的面积，提高测试结构在测试时的灵活性。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”、“第三”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种介质层缺陷检测的测试结构，其特征在于，包括主路电路、旁路电路、第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘和第一开关，所述主路电路和所述旁路电路并联连接，所述第一焊盘、并联后的所述主路电路和所述旁路电路、所述第一开关和所述第二焊盘依次串联；
其中，所述主路电路包括待测试电容结构；所述第一焊盘和所述第二焊盘用于在测试时对所述主路电路和所述旁路电路施加电压；所述第三焊盘、所述第四焊盘和所述第五焊盘用于编辑所述旁路电路的导通电压；所述第一开关用于在所述待测试电容结构的漏电流超出预设的阈值电流值时，切断整个所述测试结构的电路；所述旁路电路用于提供断开所述第一开关的电流；所述旁路电路包括NMOS晶体管和限流单元，所述NMOS晶体管的栅极连接所述主路电路，所述NMOS晶体管的漏极连接所述限流单元的一端，所述NMOS晶体管的源极连接所述第一开关。
2.如权利要求1所述的测试结构，其特征在于，所述第三焊盘连接所述NMOS晶体管的栅极，所述第四焊盘连接所述NMOS晶体管的漏极，所述第五焊盘连接所述NMOS晶体管的源极；
其中，所述第三焊盘、所述第四焊盘和所述第五焊盘用于编辑所述NMOS晶体管的阈值电压。
3.如权利要求2所述的测试结构，其特征在于，还包括第一节点和第二节点，所述主路电路和所述旁路电路并联连接在所述第一节点和所述第二节点之间，所述第一开关连接在所述第二节点和所述第二焊盘之间。
4.如权利要求3所述的测试结构，其特征在于，所述主路电路还包括漏电检测单元，所述待测试电容结构和所述漏电检测单元相互串联连接，所述待测试电容结构和所述漏电检测单元之间具有第三节点，所述待测试电容结构连接在所述第一节点和所述第三节点之间，所述第三焊盘连接所述第三节点，所述漏电检测单元连接在所述第二节点和所述第三节点之间；
其中，所述漏电检测单元用于在测试过程中检测所述待测试电容结构的漏电状况。
5.如权利要求4所述的测试结构，其特征在于，还包括第四节点和第五节点，所述NMOS晶体管的栅极连接所述第三节点，所述NMOS晶体管的漏极连接所述第四节点，所述NMOS晶体管的源极连接第五节点。
6.如权利要求5所述的测试结构，其特征在于，所述第一焊盘连接所述第一节点，所述第四焊盘连接所述第四节点，所述第五焊盘连接所述第五节点。
7.如权利要求1所述的测试结构，其特征在于，所述待测试电容结构包括栅氧电容、MIM电容和MOM电容。
8.如权利要求4所述的测试结构，其特征在于，所述漏电检测单元包括漏电检测电阻。
9.如权利要求3所述的测试结构，其特征在于，所述限流单元的另一端连接所述第一节点。
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