CN111933531A - 一种基于激光键合的立体电路积层制造方法 - Google Patents
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Abstract
本发明公开了一种基于激光键合的立体电路积层制造方法,所述立体电路包含多个介质层、导体层和层间互联孔,在传统介质层金属化的基础上通过介质层与导体层直接激光键合实现电路的积层制造,激光键合包括:介质层或导体层表面处理;层间对位固定;激光选择性照射实现局部键合;本发明的优点在于:能够实现芯片等有源芯片的气密性集成,有利于立体电路的高效集成。
Description
技术领域
本发明涉及微电子电路技术领域,更具体涉及一种基于激光键合的立体电路积层制造方法。
背景技术
随着半导体技术和微电子技术的进步,电子装备日益向微型化、高集成化、高速传输、高频化、多功能化等领域发展,与此对应的电子电路必须适应其承载芯片微小型化和高密度互联、大功率元器件发展的需要。一方面,电子电路可以通过不断缩小线宽/线间距提升电路布线密度。另一方面,充分利用三维空间体积,集成腔体或散热流道,将电子元器件内置,可进一步缩短电子信号互联长度,降低信号损耗,提升互联效率。电路积层制造技术将二维单层电路在高度方向上堆叠累加,同时实现层间互联,是实现立体电路的重要方法。
目前常用的积层电路主要采用粘接或烧结的方式实现层间互联。粘接技术多用于多层印制电路板,采用粘接片,在温度和压力的作用下将单层印刷或镀涂电路连接在一起,进一步通过钻孔和孔金属化实现的层间连接。由于积层过程中主要采用压合的形式,多层印刷电路板容易发生翘曲和尺寸变化,层压过程无法成型腔体或流道等空腔结构,无法集成芯片等有源器件,不利于立体电路的高效集成。烧结的方式主要针对多层陶瓷电路。以多层共烧陶瓷电路基板为例,常规制作工艺是:首先按照设计图形,分别在各层生瓷上制作导体图形、导体通孔、腔体;然后将制作好导体图形、导体通孔和腔体的生瓷按照顺序叠层,通过加热加压的方法将其压制成致密的生瓷块,最后对压制好的生瓷块进行烧结,使生瓷与导体实现共烧,最终形成多层共烧陶瓷电路基板。在共烧过程中,虽然单层电路之间形成了可靠的连接,但由于导体与生瓷在烧结特性、热膨胀等方面存在一定程度的差异,使得最终获得的多层共烧陶瓷电路基板容易出现翘曲。在腔体结构、电路结构复杂的多层共烧陶瓷电路基板中,该问题尤为突出,加之烧结温度较高,只能在电路中有限集成容阻等无源元件,而无法集成有源芯片等热敏感的器件。此外,层间互联也可以采用层间压焊、液态金属熔合等方式,积层制造过程中较高的温度或压力限制了积层层数、元器件的集成度。
中国专利申请号CN201910243738.3,公开了一种基板埋入型三维系统级封装方法及结构,所述方法包括:获取待埋入器件的高度信息、或者安装要求信息;根据高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板,或者采用基板积层工艺制作第二基板,然后在第二基板上通过表贴工艺表贴待埋入器件;通过采用基板层压工艺将至少两个第一基板、或至少两个第二基板、或者第一基板与第二基板压合形成封装基板;在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。该专利申请能够有效的在表面节省大部分空间,提高封装集成度,实现小型化;还能够在封装结构中形成天然的电磁屏蔽和隔离结构,有效的改善系统的电磁干扰性能。但是其采用的是基板层压工艺实现封装,仍然存在层压过程无法成型腔体或流道等空腔结构,无法集成芯片等有源器件,不利于立体电路的高效集成的问题。
发明内容
本发明所要解决的技术问题在于现有积层电路技术中层压、烧结、焊接等条件下电路变形,无法在电路中气密性集成有源芯片、散热流道,不利于立体电路的高效集成的问题。
本发明通过以下技术手段实现解决上述技术问题的:一种基于激光键合的立体电路积层制造方法,所述立体电路包含多个具有气密性的介质层、导体层和层间互联孔,在传统介质层金属化的基础上通过介质层与导体层直接激光键合实现电路的积层制造,激光键合包括:
介质层或导体层表面处理;
层间对位固定;
激光选择性照射实现局部键合。
本发明针对立体电路积层制造过程中整体的高温带来的电路变形、有源芯片等元器件集成度低的问题,采用聚焦的激光束实现立体电路的基层制造。充分利用激光良好的传导和聚焦特性,采用激光束透过介质层,激光能量被导体层与介质层界面吸收,在短时内使得界面温度急剧上升,而周围区域温度变化不大,在温度的作用下,界面融合形成极强的化学贴合。激光局部加热可以避免传统的层压、烧结、焊接等积层方法带来的全局高温,可有效降低对温度敏感器件和材料的影响,从而能够集成有源器件,有利于立体电路的高效集成。
进一步地,一种基于激光键合的立体电路积层制造方法,其特征在于,激光键合还包括:
步骤一:制作单层双面电路,将该单层双面电路为立体电路第一层,包括第一介质层以及分别位于第一介质层上下两面的两个第一导体层;
步骤二:采用激光对一个第一导体层进行处理形成第一表面处理层且/或对待键合介质层表面进行处理使其表面沉积一层第二表面处理层;
步骤三:将待键合介质层与立体电路第一层重叠对位以后整体放入上约束板与下约束板形成的空间内,通过上约束板和下约束板向待键合介质层以及立体电路第一层施加约束力,其中,上约束板为激光透明材料;
步骤四:激光从上约束板向待键合介质层照射,激光焦点偏离待键合介质层与立体电路第一层的界面预设距离,通过激光点动成线逐渐形成键合面;
步骤五:在待键合介质层与立体电路第一层键合的基础上,通过激光在待键合介质层上形成第二层间互联孔,通过表面金属化在待键合介质层上表面形成第二导体层,第一导体层通过层间互联孔与第二导体层导通;
步骤六:在第二导体层上继续往上对位叠加并通过激光键合依次形成立体电路第三层至第n层,n大于等于4。
进一步地,所述步骤一中,第一介质层为99%氧化铝陶瓷,第一导体层为镍铬-铜导电材料,所述第一介质层通过激光照射形成贯穿第一介质层厚度方向的第一层间互联孔和第一介质流道通孔,第一层间互联孔采用物理气相沉积和镀层技术进行孔金属化,第一介质层的上下两面分别通过表面金属化形成两个第一导体层,两个第一导体层通过第一层间互联通孔导通。
进一步地,所述步骤二中,第一导体层选择铜导电材料时,对应的选择激光波长355nm,激光光斑直径0.015mm,激光平均能量设定为1.5W,频率45KHZ,激光标刻速率300mm/s的激光对一个第一导体层表面进行处理形成第一表面处理层,第一表面处理层为铜和铜的氧化物的复合物且/或采用物理气相沉积对待键合介质层表面进行处理使其表面沉积一层第二表面处理层,第二表面处理层材料为钛或铬金属,厚度不高于100纳米。
更进一步地,所述待键合介质层的材料为透明材料,所述透明材料为蓝宝石或玻璃,采用激光切割或者化学腐蚀的方式在待键合介质层形成流道结构,所述流道结构与第一介质流道通孔相通。
进一步地,所述上约束板为石英玻璃,施加在上约束板以及约束板上的压力为1Mpa。
进一步地,所述步骤四中,激光从上约束板向待键合介质层照射,激光选择为紫外纳秒脉冲激光,激光光斑直径0.015mm,激光平均能量设定为3W,频率50KHZ,激光标刻速率200mm/s,激光路径线重叠率不低于30%。
更进一步地,所述激光焦点向上偏离第二表面处理层与第一表面处理层的界面0~0.8mm,通过激光点动成线逐渐形成键合面,通过剪切测试,其结合强度不低于10MPa。
进一步地,所述步骤六中,在第二导体层上继续往上对位叠加第三介质层,第三介质层为立体电路第三层的介质层,第三介质层选择硅材料,对应的第三表面处理层为二氧化硅,厚度为200纳米,约束力直接作用于第三介质层,使得第三表面处理层与第二导体层之间的键和界面压力为0.1-3MPa。
更进一步地,所述激光选择CO2脉冲激光,激光焦点位于第三表面处理层与第二导体层的界面,激光光斑直径0.05mm,激光平均能量设定为10W,频率1KHZ,激光标刻速率20mm/s,激光点动成线逐渐形成键合面,激光路径线重叠率不低于30%。
进一步地,所述立体电路中的任意一层均可通过预置腔体安装元器件,通过激光键合实现内置流道进行散热,内置元器件的气密性优于1×10-8Pa m3/s。
本发明的优点在于:
(1)本发明针对立体电路积层制造过程中整体的高温带来的电路变形、有源芯片等元器件集成度低的问题,采用聚焦的激光束实现立体电路的基层制造。充分利用激光良好的传导和聚焦特性,采用激光束透过介质层,激光能量被导体层与介质层界面吸收,在短时内使得界面温度急剧上升,而周围区域温度变化不大,在温度的作用下,界面融合形成极强的化学贴合。激光局部加热可以避免传统的层压、烧结、焊接等积层方法带来的全局高温,可有效降低对温度敏感器件和材料的影响,从而能够集成有源器件,有利于立体电路的高效集成。
(2)本发明激光键合局部选择性好,工艺灵活,有效降低电路积层过程中对温度敏感器件的影响。
(3)电路设计的自由度高。激光可透射介质材料包括石英、玻璃、硅等,可根据不同的介质材料选择不同的激光,可根据功能需要进行优化设计,不同介质材料可进行一体化叠层键合,实现性能的最优设计。
(4)电路集成度高,可以在高精度的单层电路工艺基础上,在立体电路中的任意一层内置有源无源器件、腔体和用于散热的流道等,使得立体电路实现结构支撑和电讯功能的一体化集成。
附图说明
图1为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中立体电路第一层示意图;
图2为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中立体电路第一层的第一导体层表面处理示意图;
图3为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中第二介质层表面处理示意图;
图4为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中第二介质层的流道结构的平面示意图;
图5为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中立体电路第一层与立体电路第二层激光键合示意图;
图6为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中经激光键合后立体电路第一层与立体电路第二层示意图;
图7为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中第三介质层表面处理示意图;
图8为本发明实施例所公开的一种基于激光键合的立体电路积层制造方法中经激光键合后的立体电路示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
一种基于激光8键合的立体电路积层制造方法,所述方法包括:
步骤S01:制作单层双面电路,将该单层双面电路为立体电路第一层S1,如图1所示为立体电路第一层S1示意图,立体电路第一层S1包括第一介质层201以及分别位于第一介质层201上下两面的两个第一导体层101;
第一介质层201为99%氧化铝陶瓷,第一导体层101为镍铬-铜导电材料,所述第一介质层201通过紫外纳秒脉冲激光照射形成贯穿第一介质层201厚度方向的第一层间互联孔301和第一介质流道通孔401,第一层间互联孔301采用物理气相沉积和镀层技术进行孔金属化,第一介质层201的上下两面分别通过表面金属化形成两个第一导体层101,两个第一导体层101通过第一层间互联通孔导通。物理气相沉积和镀层技术以及表面金属化均为电学领域中常规技术,在此不做赘述。
步骤S02:如图2所示,采用激光8对一个第一导体层101进行处理形成第一表面处理层501且/或对待键合介质层202表面进行处理使其表面沉积一层第二表面处理层502;如图3所示为立体电路第二层S2示意图,立体电路第二层S2包括第二介质层也即上述待键合介质层202。
导体层表面处理主要是对待键合的金属表面进行处理,本实施例中,选择激光8波长355nm,激光8光斑直径0.015mm,激光8平均能量设定为1.5W,频率45KHZ,激光8标刻速率300mm/s的激光8对一个第一导体层101表面进行处理形成第一表面处理层501,第一表面处理层501为铜和铜的氧化物的复合物,采用物理气相沉积对待键合介质层202表面进行处理使其表面沉积一层第二表面处理层502,第二表面处理层502材料为钛金属,厚度不高于100纳米。待键合的介质层和导体层可以都进行表面处理,也可以选择其一进行表面处理。
所述第二介质层为蓝宝石透明材料,采用紫外纳秒脉冲激光在第二介质层形成流道结构602,所述流道结构602与第一介质流道通孔401相通,如图4为流道结构602的平面示意图,流道结构602主要用于电路散热。
步骤S03:如图5所示,将第二表面处理层502正对第一表面处理层501使待键合介质层202与立体电路第一层S1重叠对位以后整体放入上约束板1002与下约束板1001形成的空间内,通过上约束板1002和下约束板1001向待键合介质层202以及立体电路第一层S1施加约束力9,其中,上约束板1002为激光8透明材料,具体的,所述上约束板1002为石英玻璃,施加在上约束板1002以及约束板上的压力为1Mpa。
步骤S04:激光8从上约束板1002向待键合介质层202照射,激光8焦点偏离待键合介质层202与立体电路第一层S1的界面预设距离,通过激光8点动成线逐渐形成键合面;
激光8从上约束板1002向待键合介质层202照射,激光8选择为紫外纳秒脉冲激光,激光8光斑直径0.015mm,激光8平均能量设定为3W,频率50KHZ,激光8标刻速率200mm/s,激光8焦点向上偏离第二表面处理层502与第一表面处理层501的界面0.5mm,通过激光8点动成线逐渐形成键合面,激光8路径线重叠率为70%,在激光8的作用下,待键合介质层202与立体电路第一层S1的界面形成激光8键合结合层701,通过剪切测试,其结合强度不低于10MPa,本实施例中,结合强度为15MPa。
步骤S05:在待键合介质层202与立体电路第一层S1键合的基础上,如图6所示,通过上述同样的方法,利用激光8在待键合介质层202上形成第二层间互联孔302,通过表面金属化在待键合介质层202上表面形成第二导体层102,第一导体层101通过层间互联孔与第二导体层102导通;
步骤S06:在第二导体层102上继续往上对位叠加并通过激光8键合依次形成立体电路第三层S3至第n层,n大于等于4。
如图7所示,在第二导体层102上继续往上对位叠加第三介质层203,第三介质层203为立体电路第三层S3的介质层,第三介质层203选择硅材料,对应的第三表面处理层503为二氧化硅,厚度为200纳米,约束力9直接作用于第三介质层203,使得第三表面处理层503与第二导体层102之间的键和界面压力为0.5MPa,同时,激光8选择CO2脉冲激光8,激光8焦点位于第三表面处理层503与第二导体层102的界面,激光8光斑直径0.05mm,激光8平均能量设定为10W,频率1KHZ,激光8标刻速率20mm/s,激光8点动成线逐渐形成键合面,激光8路径线重叠率为50%。第三介质层203键合完成以后可以通过上述同样的方法生成流道结构602,用于电路散热。如图8,在第三介质层203上表面有第三导体层103,第三导体层103上有第四介质层204,第四介质层204上有第四导体层104,第四导体层104上有第五介质层205,第五介质层205上有第五导体层105,对于立体电路第四层S4以及更高层级的键合方法同以上方法,在此不做赘述。
作为本发明进一步改进的方案,所述立体电路中的任意一层均可通过激光8键合实现内置腔体1104、流道或者元器件1204,如图8所示,在立体电路第四层S4集成了内置腔体1104和元器件1204,最终通过立体电路第五层S5的激光8键合,内置腔体1104和元器件1204被密闭封装在立体电路内,内置腔体1104或元器件1204的气密性为8×10-9Pa m3/s。
需要说明的是,本发明中介质层对于所选用的激光是透明的,激光不损害介质层且透过时无明显能量损失。典型但不限定的介质层材料为蓝宝石陶瓷、石英玻璃、硅酸盐玻璃,与此对应可选择紫外纳秒脉冲激光。介质材料为硅时,可选择CO2激光。同一电路中,可采用不同的激光实现不同介质的积层制造。
键合界面的表面处理都是可选择的,不必同时做,介质层或导体层表面处理提高介质与金属层界面激光吸收,通过激光对导体层金属进行表面清洁、氧化,或在介质层键合界面上溅射激光吸收层,表面可以根据介质材料不同,有不同的处理,例如铜金属的表面激光修饰,形成氧化物,蓝宝石或玻璃表面溅射钛或铬金属,硅表面形成二氧化硅。另外,本发明中电路的结构也是可以灵活选择组合的,第一层可以是99%的氧化铝,也可以是其他陶瓷,第二层可以是硅,也可以是玻璃,也可以是蓝宝石,第三层可以是硅也可以不是,本发明实施例只是给出了一个具体实例,立体电路可以是硅,玻璃,蓝宝石这三种典型材料的组合,也可以全是蓝宝石,全是玻璃。
通过以上技术方案,本发明提供的一种基于激光8键合的立体电路积层制造方法,利用激光8与物质相互作用的热效应实现介质层与导体层的局部加热键合。通过选择合适的介质层和激光8类型,使得激光8可以穿透介质层,而能量可以被导体层吸收。在很短的时间内使得介质层和导体层的界面温度急剧上升,界面处两种材料熔融连接,从而达到选择区域局部键合的目的。激光8具有优良的传输和聚焦特性,激光8经过聚焦透镜后可以将能量集中于一点,因此,可以在很短的时间内使被照射的局部区域温度急剧上升,而周围区域温度变化不大,从而达到选择区域局部键合的目的,目的在于使特定区域局部高温,实现键合,并具有高的键合强度,同时电路整体上处于较低的温度,不会产生不必要的温度梯度和应力场分布。激光8具有良好的可控性,经过设置不同的激光8工艺参数可以实现不同材料的键合需求。在电路导体层上采用激光8键合,激光8可透射介质层材料的同时,进一步结合介质层金属化和腔体制作,可以在新的介质层上继续制作电子线路、腔体结构等。从而实现电路积层制造的同时集成无源元件、有源芯片、MEMS及微流道结构602等,形成一种高密度集成的立体电路。
以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种基于激光键合的立体电路积层制造方法,所述立体电路包含多个具有气密性的介质层、导体层和层间互联孔,其特征在于,在传统介质层金属化的基础上通过介质层与导体层直接激光键合实现电路的积层制造,激光键合包括:
介质层或导体层表面处理;
层间对位固定;
激光选择性照射实现局部键合。
2.根据权利要求1所述的一种基于激光键合的立体电路积层制造方法,其特征在于,激光键合还包括:
步骤一:制作单层双面电路,将该单层双面电路为立体电路第一层,包括第一介质层以及分别位于第一介质层上下两面的两个第一导体层;
步骤二:采用激光对一个第一导体层进行处理形成第一表面处理层且/或对待键合介质层表面进行处理使其表面沉积一层第二表面处理层;
步骤三:将待键合介质层与立体电路第一层重叠对位以后整体放入上约束板与下约束板形成的空间内,通过上约束板和下约束板向待键合介质层以及立体电路第一层施加约束力,其中,上约束板为激光透明材料;
步骤四:激光从上约束板向待键合介质层照射,激光焦点偏离待键合介质层与立体电路第一层的界面预设距离,通过激光点动成线逐渐形成键合面;
步骤五:在待键合介质层与立体电路第一层键合的基础上,通过激光在待键合介质层上形成第二层间互联孔,通过表面金属化在待键合介质层上表面形成第二导体层,第一导体层通过层间互联孔与第二导体层导通;
步骤六:在第二导体层上继续往上对位叠加并通过激光键合依次形成立体电路第三层至第n层,n大于等于4。
3.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述步骤二中,第一导体层为铜导电材料时,对应的选择激光波长355nm,激光光斑直径0.015mm,激光平均能量设定为1.5W,频率45KHZ,激光标刻速率300mm/s的激光对一个第一导体层表面进行处理形成第一表面处理层,第一表面处理层为铜和铜的氧化物的复合物且/或采用物理气相沉积对待键合介质层表面进行处理使其表面沉积一层第二表面处理层,第二表面处理层材料为钛或铬金属,厚度不高于100纳米。
4.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述待键合介质层的材料为透明材料,所述透明材料为蓝宝石或玻璃,采用激光切割或者化学腐蚀的方式在待键合介质层形成流道结构,所述流道结构与第一介质流道通孔相通。
5.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述上约束板为石英玻璃,施加在上约束板以及约束板上的压力为1Mpa。
6.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述步骤四中,激光从上约束板向待键合介质层照射,激光选择为紫外纳秒脉冲激光,激光光斑直径0.015mm,激光平均能量设定为3W,频率50KHZ,激光标刻速率200mm/s,激光路径线重叠率不低于30%。
7.根据权利要求6所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述激光焦点向上偏离第二表面处理层与第一表面处理层的界面0~0.8mm,通过激光点动成线逐渐形成键合面,通过剪切测试,其结合强度不低于10MPa。
8.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述步骤六中,在第二导体层上继续往上对位叠加第三介质层,第三介质层为立体电路第三层的介质层,第三介质层选择硅材料时,对应的第三表面处理层为二氧化硅,厚度为200纳米,约束力直接作用于第三介质层,使得第三表面处理层与第二导体层之间的键和界面压力为0.1-3MPa。
9.根据权利要求8所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述激光选择CO2脉冲激光,激光焦点位于第三表面处理层与第二导体层的界面,激光光斑直径0.05mm,激光平均能量设定为10W,频率1KHZ,激光标刻速率20mm/s,激光点动成线逐渐形成键合面,激光路径线重叠率不低于30%。
10.根据权利要求2所述的一种基于激光键合的立体电路积层制造方法,其特征在于,所述立体电路中的任意一层均可通过预置腔体安装元器件,通过激光键合实现内置流道进行散热,内置元器件的气密性优于1×10-8Pa m3/s。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040000425A1 (en) * | 2002-06-26 | 2004-01-01 | White George E. | Methods for fabricating three-dimensional all organic interconnect structures |
GB201102412D0 (en) * | 2011-02-11 | 2011-03-30 | M Solv Ltd | Method for making a two-layer capacitive touch sensor panel |
CN102157442A (zh) * | 2011-03-08 | 2011-08-17 | 中国科学院微电子研究所 | 一种形成微电子芯片间互连的方法 |
CN102340097A (zh) * | 2011-09-19 | 2012-02-01 | 北京大学 | 一种硅基激光器及其制备方法 |
US20130112650A1 (en) * | 2011-11-08 | 2013-05-09 | Invenios | Room temperature glass-to-glass, glass-to-plastic and glass-to-ceramic/semiconductor bonding |
US20150234137A1 (en) * | 2012-02-23 | 2015-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optical bench on substrate and method of making the same |
CN106558577A (zh) * | 2015-09-30 | 2017-04-05 | 台湾积体电路制造股份有限公司 | 三维集成电路结构 |
JP2022133361A (ja) * | 2017-09-12 | 2022-09-13 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 仮ボンディングされた基板スタックを分離させるための装置および方法 |
CN115206918A (zh) * | 2022-07-20 | 2022-10-18 | 浙江德合光电科技有限公司 | 一种ic芯片、灯驱合一的led器件及器件的制造方法 |
-
2020
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040000425A1 (en) * | 2002-06-26 | 2004-01-01 | White George E. | Methods for fabricating three-dimensional all organic interconnect structures |
GB201102412D0 (en) * | 2011-02-11 | 2011-03-30 | M Solv Ltd | Method for making a two-layer capacitive touch sensor panel |
CN102157442A (zh) * | 2011-03-08 | 2011-08-17 | 中国科学院微电子研究所 | 一种形成微电子芯片间互连的方法 |
CN102340097A (zh) * | 2011-09-19 | 2012-02-01 | 北京大学 | 一种硅基激光器及其制备方法 |
US20130112650A1 (en) * | 2011-11-08 | 2013-05-09 | Invenios | Room temperature glass-to-glass, glass-to-plastic and glass-to-ceramic/semiconductor bonding |
US20150234137A1 (en) * | 2012-02-23 | 2015-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optical bench on substrate and method of making the same |
CN106558577A (zh) * | 2015-09-30 | 2017-04-05 | 台湾积体电路制造股份有限公司 | 三维集成电路结构 |
JP2022133361A (ja) * | 2017-09-12 | 2022-09-13 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 仮ボンディングされた基板スタックを分離させるための装置および方法 |
CN115206918A (zh) * | 2022-07-20 | 2022-10-18 | 浙江德合光电科技有限公司 | 一种ic芯片、灯驱合一的led器件及器件的制造方法 |
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