CN111858138B - 一种基于三维tlc闪存页不平衡比特错误的ldpc译码优化方法 - Google Patents

一种基于三维tlc闪存页不平衡比特错误的ldpc译码优化方法 Download PDF

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Abstract

本发明公开了一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法。三维闪存通过使用多比特和三维堆叠技术具有高的存储容量和单元密度，但是保存周期和可编程擦写周期引起高的原始比特错误率，降低了数据存储可靠性。低密度奇偶校验码LDPC为三维闪存主流的纠错技术，然而在原始比特错误率较高时会存在较高的译码迭代次数和译码延迟。本发明，利用实际的FPGA硬件测试平台对三维电荷俘获型闪存芯片进行测试，统计每个页比特错误率差异。然后基于页不平衡的比特错误率，设计高效的LDPC纠错码算法，以此降低译码迭代延迟，提高三维TLC闪存读性能。

Description

一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化 方法
技术领域
本发明属于固态盘存储技术领域，更具体地，涉及一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法。
背景技术
三维闪存具有大容量、高性能和非易失等特性被广泛用于智能手机、计算机中作为存储设备。然而，存储单元容易遭受保存和层间干扰的影响而发生比特错误，降低了数据存储可靠性。为了保证三维闪存可靠性，低密度奇偶校验(Low Density Parity Check,简称LDPC)作为主流的纠错手段被广泛使用。尽管LDPC码具有较强的纠错能力，但是高的原始比特错误率导致较多的译码迭代次数，增加了译码延迟，从而降低了三维闪存读性能。
为了降低译码延迟，提高系统读性能，有必要针对三维闪存页比特错误特征研究高效的LDPC译码算法,保证数据可靠性的同时有效提升三维闪存系统读性能。
然而，现有的LDPC译码算法没有充分利用三维TLC闪存页比特错误特征，进而导致较高的译码迭代次数和译码延迟。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种基于三维TLC闪存页不平衡原始比特错误的LDPC译码优化方法。其技术原理在于，首先在FPGA硬件平台上测试三维TLC(Triple-level cell，简称TLC)闪存芯片，统计在不同的P/E(Program/Erase,简称P/E)周期下最高有效页、最低有效页和中间有效页从0到1和从1到0的错误率。然后，根据每个页从0到1和从1到0的错误率的变化和差异，设计自适应的LDPC纠错码算法，错误率的差异能够对比特0和1赋不同的权重值，提高似然比信息更新精度使得译码快速收敛到正确码字信息，从而能够解决原始比特错误率引起的高译码迭代次数和高译码延迟的技术问题。采用的具体技术方案如下：
一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，其是应用在闪存系统中，包括以下步骤：
(1)三维TLC闪存数据保存时间设为N、2*N和3*N个月且最大的P/E周期设为K次。其中N和K根据闪存应用领域的不同，依照存储时长和P/E次数的偏好做调整。
(2)在FPGA测试版上，首先测试当保存时间为N个月时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率。其中以P/E周期以T次为间隔统计数据。其中T根据闪存使用频率进行调整。
(3)当保存时间为2*N和3*N月时，重复步骤(2)，统计每个页中比特0和1之间的错误比率。
(4)统计分析三维堆叠TLC闪存页比特1和0之间的错误率与保存时间和P/E周期的关系，并绘制曲线图。
(5)如果三维堆叠闪存页中1的错误率高于0的错误率，则在进行硬译码之前，调整比特0和比特1的初始软信息，使得比特1的权重值大于比特0的权重值，即使得比特1软信息绝对值大于比特0软信息绝对值。
(6)如果比特1的错误率低于比特0的错误率，则使得比特0的软信息绝对值大于比特1的软信息绝对值。
(7)如果比特1的错误率与比特0的错误率相等，则不对比特0和1的权重值进行调制，使得比特1和比特0软信息绝对值相等。
本发明，可以统计在不同数据保存时间下三维闪存页0和1之间不平衡的比特错误率的变化。
本发明，能够直观的反映比特1和0不平衡的错误率与保存时间和P/E周期的关系。
本发明，根据比特1和0的错误率差异调整初始软信息的权重值，有利于加速译码收敛到正确码字信息。
要求保护的技术方案如下：
一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，包括以下步骤：
(1)三维TLC闪存数据保存时间设为至少两个不同的时间段，且设定一定的P/E周期；
(2)在FPGA测试版上，首先测试当保存时间为第一个时间段时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率；
(3)当保存时间为其他时间段时，重复步骤(2)，统计每个页中比特0和1之间的错误比率；
(4)统计分析三维堆叠TLC闪存页比特1和0之间的错误率与保存时间和P/E周期的关系，并绘制曲线图；
(5)根据步骤(4)的统计和分析结果，对LDPC的初始软信息进行调整；如果三维堆叠闪存页中1的错误率高于0的错误率，则在进行硬译码之前，调整比特0和比特1的初始软信息，使得比特1的权重值大于比特0的权重值，即使得比特1软信息绝对值大于比特0软信息绝对值；
(6)如果比特1的错误率低于比特0的错误率，则使得比特0的软信息绝对值大于比特1的软信息绝对值；
(7)如果比特1的错误率与比特0的错误率相等，则不对比特0和1的权重值进行调制，使得比特1和比特0软信息绝对值相等。
优选地，步骤(1)所述的至少两个不同的时间段，且设定一定的P/E周期为，保存时间设为N、2*N和3*N个月且最大的P/E周期设为K次；其中N和K根据闪存应用领域的不同，依照存储时长和P/E次数的偏好确定。
进一步，步骤(2)为首先测试当保存时间为N个月时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率；其中以P/E周期以T次为间隔统计数据；其中T根据闪存使用频率进行确定；
进一步，步骤(3)为，当保存时间为2*N和3*N月时，重复步骤(2)，统计每个页中比特0和1之间的错误比率。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)本发明的方法能够根据比特0和1之间错误率差异设计高效的LDPC译码优化算法。
(2)本发明的方法能够自适应调整比特0和1的更新权重以降低译码迭代次数和延迟。
附图说明
图1是本发明一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法结构图。
图2是本发明一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明的设计结构图如图1所示，数据首先经过LDPC编码器进行编码操作，编码之后生成码字，随后被写入三维TLC闪存芯片中。存储在闪存单元中的数据容易遭受信道噪音的干扰(比如保存和层间干扰)，使得单元中的阈值电压分布扭曲，造成相邻的分布窗口交叉重叠，当读取数据时造成错误。当对数据读出进行校验时，统计所读取页的比特0和1之间的错误比率，分析错误率特征。最后，将错误率特征融入LDPC译码过程中，调整比特0和1似然比信息的权重值，提高译码精度和收敛速度。
如图2所示，本发明一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，其是应用在闪存系统中，且包括以下步骤：
(1)三维TLC闪存数据保存时间设为N、2*N和3*N个月且最大的P/E周期设为K次。在本步骤中，取N为3，取K为6000。
(2)在FPGA测试版上，首先测试当保存时间为N个月时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率。其中以P/E周期为T次为间隔统计数据。
本步骤的优点在于：可以统计在不同数据保存时间下三维闪存页0和1之间不平衡的比特错误率的变化。
(3)当保存时间为2*N和3*N月时，重复步骤(2)，统计每个页中比特0和1之间的错误比率。
本步骤的优点在于：可以统计页比特1和0的错误率与保存时间的关联关系。
(4)统计分析三维堆叠TLC闪存页比特1和0之间的错误率与保存时间和P/E周期的关系，并绘制曲线图。
本步骤的优点在于：直观的反映比特1和0不平衡的错误率与保存时间和P/E周期的关系。
(5)依据步骤(4)的统计和分析结果对LDPC的初始软信息进行调整。如果三维堆叠闪存页中1的错误率高于0的错误率，则在进行硬译码之前，调整比特0和比特1的初始软信息，使得比特1的权重值大于比特0的权重值，即使得比特1软信息绝对值大于比特0软信息绝对值。
本步骤的优点在于：根据比特1和0的错误率差异调整初始软信息的权重值，有利于加速译码收敛到正确码字信息。
(6)如果比特1的错误率低于比特0的错误率，则使得比特0的软信息绝对值大于比特1的软信息绝对值。
(7)如果比特1的错误率与比特0的错误率相等，则不对比特0和1的权重值进行调制，使得比特1和比特0软信息绝对值相等。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，其特征在于，包括以下步骤：
(1)三维TLC闪存数据保存时间设为至少两个不同的时间段，且设定一定的P/E周期；
(2)在FPGA测试版上，首先测试当保存时间为第一个时间段时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率；
(3)当保存时间为其他时间段时，重复步骤(2)，统计每个页中比特0和1之间的错误比率；
(4)统计分析三维堆叠TLC闪存页比特1和0之间的错误率与保存时间和P/E周期的关系，并绘制曲线图；
(5)根据步骤(4)的统计和分析结果，对LDPC的初始软信息进行调整；如果三维堆叠闪存页中1的错误率高于0的错误率，则在进行硬译码之前，调整比特0和比特1的初始软信息，使得比特1的权重值大于比特0的权重值，即使得比特1软信息绝对值大于比特0软信息绝对值；
(6)如果比特1的错误率低于比特0的错误率，则使得比特0的软信息绝对值大于比特1的软信息绝对值；
(7)如果比特1的错误率与比特0的错误率相等，则不对比特0和1的权重值进行调制，使得比特1和比特0软信息绝对值相等。
2.根据权利要求1所述的一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，其特征在于，步骤(1)所述的至少两个不同的时间段，且设定一定的P/E周期具体为：
保存时间设为N、2*N和3*N个月且最大的P/E周期设为K次；其中N和K根据闪存应用领域的不同，依照存储时长和P/E次数的偏好确定。
3.根据权利要求2所述的一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法，其特征在于：
步骤(2)为首先测试当保存时间为N个月时，三维TLC闪存页在不同P/E周期下的比特0和比特1之间的错误率；其中以P/E周期以T次为间隔统计数据；其中T根据闪存使用频率进行确定；
步骤(3)为，当保存时间为2*N和3*N月时，重复步骤(2)，统计每个页中比特0和1之间的错误比率。
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