CN111817838B - 一种数据交叉的处理系统及其方法 - Google Patents

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Abstract

本发明提供一种数据交叉的处理系统及其方法，其中处理系统包括：转换模块，第一STM‑N数据进行格式转换，以得到第二STM‑N数据；交叉表配置模块，设置对应于每个STM‑N通道的两张时隙交叉表，并在每张时隙交叉表中的第一存储单元用于存储第二STM‑N数据在STM‑N通道中的每个时隙的时隙信息；存储模块中的每个第二存储单元对应一个STM‑N通道，第二存储单元用于存储第二STM‑N数据在STM‑N通道中的通道数据，通道数据包括在两张时隙交叉表中的所有时隙的时隙数据；查表模块，根据发送的时隙交叉表内容查询到对应的时隙信息，并于存储模块中查找与时隙信息对应的通道数据。本发明的有益效果：有效减少数据交叉处理过程中的存储空间，降低工作时钟频率，降低对FPGA的资源和性能的要求。

Description

一种数据交叉的处理系统及其方法
技术领域
本发明涉及通信技术领域，尤其涉及一种数据交叉的处理系统及其方法。
背景技术
随着信息技术的发展和人们对通信带宽的巨大需求，通信网络已经从模拟网络向数字网络转变，光纤技术的发展大大推动了数字通讯技术的发展，满足人们对通信带宽的需求。光纤设备提供了低成本、高速度的信息传递，迅速代替了传统的铜缆传送设备。为适应光纤技术的发展，统一各通信厂商的产品，实现传输信息的互通，国际电联制定了同步数字体系(SDH，Synchronous Digital Hierarchy)的通讯标准。同步数字体系的帧信息结构有丰富的开销字节，方便信息的传输和网络管理，统一的接口参数能使不同厂商的设备一起组网工作，实现地域甚至全球的通信网络互通，这些优点使得以同步数字体系为基础的传输网成为光通讯网建设的主导方向。
SDH采用的信息结构等级称为同步传送模块STM－N(Synchronous Transport，N＝1，4，16等)，最基本的模块为STM-1，四个STM-1同步复用构成STM-4，16个STM-1或四个STM-4同步复用构成STM-16；SDH采用块状的帧结构来承载信息，每帧由纵向9行和横向270&times；N列字节组成，每个字节含8bit，整个帧结构分成段开销(Section OverHead，SDH)区、STM－N净负荷区和管理单元指针(AU PTR)区三个区域，其中段开销区主要用于网络的运行、管理、维护及指配以保证信息能够正常灵活地传送，它又分为再生段开销(Regenerator Section OverHead，RSOH)和复用段开销(Multiplex Section Over Head，MSOH)；净负荷区用于存放真正用于信息业务的比特和少量的用于通道维护管理的通道开销字节；管理单元指针用来指示净负荷区内的信息首字节在STM－N帧内的准确位置以便接收时能正确分离净负荷。SDH的帧传输是按由左到右、由上到下的顺序排成串型码流依次传输，每帧传输时间为125μs，每秒传输1/125*1000000帧，对STM-1而言每帧字节为8bit*(9*270*1)＝19440bit，则STM-1的传输速率为19440*8000＝155.520Mbit/s；而STM-4的传输速率为4*155.520Mbit/s＝622.080Mbit/s；STM-16的传输速率为16*155.520(或4*622.080)＝2488.320Mbit/s。
目前的STM-N数据交叉处理方法均采用每个通道采用一张时隙交叉表实现数据交叉，然而现有技术对FPGA资源要求大，成本较高，并且现有技术需要较高的FPGA工作频率，因此现有的数据交叉处理方法确有改进的必要。
发明内容
针对现有技术中存在的上述问题，现提供一种数据交叉的处理系统及其方法。
具体技术方案如下：
一种数据交叉的处理系统，其中，包括：
转换模块，用于将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
交叉表配置模块，用于设置对应于每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置有多个第一存储单元，第一存储单元用于存储第二STM-N数据在STM-N通道中的每个时隙的时隙信息；
存储模块，分别与转换模块和交叉表配置模块连接，包括多个第二存储单元，每个第二存储单元对应一个STM-N通道，第二存储单元用于存储第二STM-N数据在STM-N通道中的通道数据，通道数据包括在两张时隙交叉表中的所有时隙的时隙数据；
查表模块，分别与交叉表配置模块和存储模块连接，发送一时隙交叉表内容给交叉表配置模块，使得交叉表配置模块根据时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，并根据查询到的时隙信息于存储模块中查找与时隙信息对应的通道数据，存储模块将查找到的通道数据反馈给查表模块；
发送模块，与查表模块连接，用于接收查表模块发送的通道数据，并对通道数据进行第二次格式转换，以将第二次格式转换后的通道数据发送至总线中。
优选的，数据交叉的处理系统，其中，转换模块包括：
接收单元，采用FPGA serdes接口接收第一STM-N数据；
处理单元，与接收单元连接，用于根据数据位宽和工作时钟频率对第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
发送单元，与处理单元连接，用于将统一格式的第二STM-N数据发送至存储模块进行保存。
优选的，数据交叉的处理系统，其中，第一STM-N数据为4组8bit位宽的数据；
第二STM-N数据为1组16bit位宽的数据；
第一STM-N数据的工作时钟频率为第二STM-N数据的工作时钟频率的1/2。
优选的，数据交叉的处理系统，其中，发送模块根据数据位宽和工作时钟频率对查表模块发送的通道数据进行第二次格式转换，以得到第二次格式转换后的通道数据。
优选的，数据交叉的处理系统，其中，发送模块接收到的通道数据为1组16bit位宽的数据；
发送模块发送的通道数据4组8bit位宽的数据；
发送模块发送的通道数据的工作时钟频率为发送模块接收到的通道数据的工作时钟频率的1/2。
优选的，数据交叉的处理系统，其中，时隙信息包括时隙的源时隙号和时隙于存储模块中的地址数据；
源时隙号为时隙的唯一标识。
优选的，数据交叉的处理系统，其中，交叉表配置模块包括：
交叉表设置单元，用于设置每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置多个第一存储单元；
时隙分配单元，与交叉表设置单元连接，用于将STM-N通道中的同一个VC4对应的两个时隙的时隙信息分别存储到不同的时隙交叉表的第一存储单元中。
优选的，数据交叉的处理系统，其中，存储模块的内存大小为N*N*2*1024*16bit，第二存储单元的数量为N，存储组件的数量为N*N*2。
优选的，数据交叉的处理系统，其中，N为4或16。
还包括一种数据交叉的处理方法，其中，包括以下步骤：
步骤S1，将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
步骤S2，设置对应于每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置有多个第一存储单元，第一存储单元用于存储第二STM-N数据在STM-N通道中的每个时隙的时隙信息；
步骤S3，于一存储模块中设置多个第二存储单元，每个第二存储单元对应一个STM-N通道，第二存储单元用于存储第二STM-N数据在STM-N通道中的通道数据，通道数据包括在两张时隙交叉表中的所有时隙的时隙数据；
步骤S4，根据一时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，并根据查询到的时隙信息于存储模块中查找与时隙信息对应的通道数据；
步骤S5，将查找到的通道数据进行第二次格式转换，以将第二次格式转换后的通道数据进行发送。
上述技术方案具有如下优点或有益效果：通过设置对应于每个STM通道的两张时隙交叉表可以有效减少数据交叉处理过程中的存储空间，并且降低工作时钟频率，进而降低对FPGA的资源和性能的要求。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明数据交叉的处理系统的实施例的原理框图；
图2为本发明数据交叉的处理系统的实施例的交叉表配置模块的原理框图；
图3为本发明数据交叉的处理系统的实施例的转换模块的数据流向的原理框图；
图4为本发明数据交叉的处理系统的实施例的存储模块的原理框图；
图5为本发明数据交叉的处理系统的实施例的部分原理框图；
图6为本发明数据交叉的处理系统的实施例的发送模块的数据流向的原理框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种数据交叉的处理系统，如图1所示，包括：
转换模块1，用于将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
交叉表配置模块2，用于设置对应于每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置有多个第一存储单元，第一存储单元用于存储第二STM-N数据在STM-N通道中的每个时隙的时隙信息；
存储模块3，分别与转换模块1和交叉表配置模块2连接，包括多个第二存储单元，每个第二存储单元对应一个STM-N通道，第二存储单元用于存储第二STM-N数据在STM-N通道中的通道数据，通道数据包括在两张时隙交叉表中的所有时隙的时隙数据；
查表模块4，分别与交叉表配置模块2和存储模块3连接，发送一时隙交叉表内容给交叉表配置模块2，使得交叉表配置模块2根据时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，并根据查询到的时隙信息于存储模块3中查找与时隙信息对应的通道数据，存储模块3将查找到的通道数据反馈给查表模块4；
发送模块5，与查表模块4连接，用于接收查表模块4发送的通道数据，并对通道数据进行第二次格式转换，以将第二次格式转换后的通道数据发送至总线中。
在上述实施例中，如图1所示：
首先，交叉表配置模块2配置好时隙交叉表，以及存储模块3设置好第二存储单元；
随后，转换模块1将接收到的第一STM-N数据转换到第二STM-N数据，并且转换模块1将第二STM-N数据存储到存储模块3中；
接着，查表模块4发送需要读取的时隙的时隙交叉表内容给交叉表配置模块2；随后有下面两种从存储模块3中获取通道数据的方法：
作为优选的实施方式一，如图1所示，交叉表配置模块2根据时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，交叉表配置模块2根据查询到的时隙信息于存储模块3中查找与时隙信息对应的通道数据；
作为优选的实施方式二，如图5所示，交叉表配置模块2根据时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，交叉表配置模块2将查询到的时隙信息反馈给查表模块4，查表模块4根据查询到的时隙信息于存储模块3中查找与时隙信息对应的通道数据；
紧接着，存储模块3将查找到的通道数据反馈给查表模块4；
最后，查表模块4发送查找到的通道数据至发送模块5，使得发送模块5对通道数据进行第二次格式转换，以将第二次格式转换后的通道数据进行发送。
作为优选的实施方式，查表模块4发送需要读取的时隙的时隙交叉表内容给交叉表配置模块2；
作为优选的实施方式，交叉表配置模块2中的时隙交叉表为VC12时隙交叉表。
在上述实施例中，通过设置对应于每个STM通道的两张时隙交叉表可以有效减少数据交叉处理过程中的存储空间，并且降低工作时钟频率，进而降低对FPGA的资源和性能的要求。
进一步地，在上述实施例中，数据交叉的处理系统，其中，转换模块1包括：
接收单元，采用FPGAserdes接口接收第一STM-N数据；
处理单元，与接收单元连接，用于根据数据位宽和工作时钟频率对第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
发送单元，与处理单元连接，用于将统一格式的第二STM-N数据发送至存储模块3进行保存。
在上述实施例中，接收单元可以采用FPGAserdes接口接收第一STM-N数据；
处理单元可以对第一STM-N数据中的每路的telecom总线输出数据转成16bit宽度的数据，以得到第二STM-N数据；
发送单元可以将第二STM-N数据发送至存储模块3进行保存。
在上述实施例中，可以通过转换模块1实现对第一STM-N数据基于数据位宽和工作时钟频率的第一次格式转换，从而使得得到的第二STM-N数据的数据位宽和工作时钟频率满足存储模块3需要的数据位宽和工作时钟频率。
作为优选的实施方式，获取第一STM-N数据可以采用以下方式：
将接收到的STM-N数据转成4路STM-N/4的telecom总线输出数据，并对每路的telecom总线输出数据基于VC12进行信号同步，从而使得每路的telecom总线输出数据的VC12同步，以得到第一STM-N数据。
进一步地，在上述实施例中，如图3所示，第一STM-N数据为4组8bit位宽的数据；
第二STM-N数据为1组16bit位宽的数据；
第一STM-N数据的工作时钟频率为第二STM-N数据的工作时钟频率的1/2。
在上述实施例中，转换模块的输入项包括输入工作时钟频率和4组8bit位宽的数据(4组8bit位宽的数据可以为图3中的输入数据0、输入数据1、输入数据2和输入数据3)，转换模块的输出项包括输出工作时钟频率和1组16bit位宽的数据(即图3中的输出数据)。
在上述实施例中，通过转换模块1实现将4组8bit位宽的第一STM-N数据转换为1组16bit位宽的第二STM-N数据，即实现了第一STM-N数据到第二STM-N数据的数据位宽转换；
其次，输出时钟频率是输入时钟频率的2倍，因此第一STM-N数据的工作时钟频率为第二STM-N数据的工作时钟频率的1/2，即实现了第一STM-N数据到第二STM-N数据的工作时钟频率转换。
进一步地，在上述实施例中，发送模块5根据数据位宽和工作时钟频率对查表模块4发送的通道数据进行第二次格式转换，以得到第二次格式转换后的通道数据。
在上述实施例中，发送模块5需要将通道数据发送到总线中，因此需要将通道数据的数据位宽和工作时钟频率满足总线需要的数据位宽和工作时钟频率。
进一步地，在上述实施例中，如图6所示，发送模块5接收到的通道数据为1组16bit位宽的数据；
发送模块5发送的通道数据4组8bit位宽的数据；
发送模块5发送的通道数据的工作时钟频率为发送模块5接收到的通道数据的工作时钟频率的1/2。
在上述实施例中，发送的输入项包括输入工作时钟频率和1组16bit位宽的数据(1组16bit位宽的数据可以为图6中的输出数据)，转换模块的输出项包括输出工作时钟频率和4组8bit位宽的数据(4组8bit位宽的数据可以为图6中的输出数据0、输出数据1、输出数据2和输出数据3)。
在上述实施例中，发送模块5将查表模块4发送的1组16bit位宽的通道数据转换为4组8bit位宽的通道数据，因此发送模块5实现了输入的通道数据和输出的通道数据在数据位宽上的转换；
其次，发送模块5的输出时钟频率是输入时钟频率的1/2倍，因此发送的通道数据的工作时钟频率为接收到的通道数据的工作时钟频率的1/2，即实现了输入的通道数据和输出的通道数据在工作时钟频率上的转换。
进一步地，在上述实施例中，时隙信息包括时隙的源时隙号和时隙于存储模块3中的地址数据；
源时隙号为时隙的唯一标识。
进一步地，在上述实施例中，交叉表配置模块2包括：
交叉表设置单元，用于设置每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置对应于STM-N通道中的每个子通道的第一存储单元；
时隙分配单元，与交叉表设置单元连接，用于将子通道中的同一个VC4对应的两个时隙的时隙信息分别存储到不同的时隙交叉表的第一存储单元中。
在上述实施例中，如图2所示，采用CPU直接配置和读取每个STM-N通道的两张时隙交叉表，即每路STM-N通道都有对应的第一时隙交叉表和第二时隙交叉表，一路STM-N通道有N个STM-1通道，每个STM-1通道有一个VC4，每个VC4有63个VC12，因此每路STM-N通道有Nx63个VC12，可以为STM-N通道的N个VC4分配VC4_ID0～N-1个第一存储单元，可以为每个VC4的VC12分配ID0～62个第一存储单元，由此可见，第一时隙交叉表和第二时隙交叉表的读写地址均为{VC12_ID[5:0],VC4_ID[3:0]}；
第一时隙交叉表和第二时隙交叉表中存储有该VC12的时隙信息，第一时隙交叉表和第二时隙交叉表均为一块64x(N/2)x32的存储器(memory)；可以将VC4_ID[0]＝0的时隙信息存储到第一时隙交叉表的第一存储单元中，VC4_ID[0]＝1的时隙信息存储到第二时隙交叉表的第一存储单元中；从而实现可以对同一个VC4的2个时隙进行查表，进而提高了查表和数据交叉发送效率。
进一步地，在上述实施例中，存储模块3的内存大小为N*N*2*1024*16bit，第二存储单元的数量为N，存储组件的数量为N*N*2。
在上述实施例中，如图4所示，存储模块3接收转换模块1发送的来自各个STM-N通道的第二STM-N数据，并将各个STM-N通道的第二STM-N数据存储到与STM-N通道对应的第二存储单元中，由于第二STM-N数据为1组16bit位宽的包括2个时隙的数据，因此在每个第二存储单元中存储两份对应通道的第二STM-N数据；
作为优选的实施方式，以N路STM-16为例，需要的存储模块3的内存大小为N*N*2*1024*16bit，为N*N*2块18kbitblockram，工作时钟为155.52MHZ；
而现有技术中存在下述两种方案对N路STM-16进行存储：
方法一，基于STM-4来进行存储数据，4路STM-4数据，数据位宽为8bit，工作时钟为77.76MHZ，所需要的内存大小为N*N*4*1024*8bit，需要N*N*4块18kbitblockram，所需要的FPGAblockram过多，对FPGA资源要求大，成本较高；
方法二：基于STM-16的位宽为8bit来存储数据，所需要的内存大小为N*N*1024*8bit，需要N*N块18kbitblockram，工作频率为311.04MHZ，虽然所需要的FPGAblockram资源减少了，但是fpga工作频率太高，对FPGA性能要求大大地提高了，同时还增加开发调试的难度；
因此，本实施方式相较于对比方法一，本实施方式可以减少block ram，本实施方式相较于对比方法二，本实施方式可以降低工作时钟频率，对FPGA的资源和性能的要求比较合理。
进一步地，在上述实施例中，N为4或16。
还包括一种数据交叉的处理方法，其中，包括以下步骤：
步骤S1，将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
步骤S2，设置对应于每个STM-N通道的两张时隙交叉表，并在每张时隙交叉表中设置有多个第一存储单元，第一存储单元用于存储第二STM-N数据在STM-N通道中的每个时隙的时隙信息；
步骤S3，于一存储模块3中设置多个第二存储单元，每个第二存储单元对应一个STM-N通道，第二存储单元用于存储第二STM-N数据在STM-N通道中的通道数据，通道数据包括在两张时隙交叉表中的所有时隙的时隙数据；
步骤S4，根据一时隙交叉表内容查询到与时隙交叉表内容对应的时隙信息，并根据查询到的时隙信息于存储模块3中查找与时隙信息对应的通道数据；
步骤S5，将查找到的通道数据进行第二次格式转换，以将第二次格式转换后的通道数据进行发送。
需要说明的是：在其他实施例中并不一定按照本说明书示出和描述的顺序来执行相应方法的步骤。在一些其他实施例中，其方法所包括的步骤可以比本说明书所描述的更多或更少。此外，本说明书中所描述的单个步骤，在其他实施例中可能被分解为多个步骤进行描述；而本说明书中所描述的多个步骤，在其他实施例中也可能被合并为单个步骤进行描述。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种数据交叉的处理系统，其特征在于，包括：
转换模块，用于将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
交叉表配置模块，用于设置对应于每个STM-N通道的两张时隙交叉表，并在每张所述时隙交叉表中设置有多个第一存储单元，所述第一存储单元用于存储所述第二STM-N数据在所述STM-N通道中的每个时隙的时隙信息；
其中，所述交叉表配置模块包括：交叉表设置单元和时隙分配单元；
交叉表设置单元，用于设置每个所述STM-N通道的两张所述时隙交叉表，并在每张所述时隙交叉表中设置多个所述第一存储单元；
时隙分配单元，与所述交叉表设置单元连接，用于将所述STM-N通道中的同一个VC4对应的两个所述时隙的时隙信息分别存储到不同的所述时隙交叉表的所述第一存储单元中；
存储模块，分别与所述转换模块和所述交叉表配置模块连接，包括多个第二存储单元，每个所述第二存储单元对应一个所述STM-N通道，所述第二存储单元用于存储所述第二STM-N数据在所述STM-N通道中的通道数据，所述通道数据包括在两张所述时隙交叉表中的所有所述时隙的时隙数据；
查表模块，分别与所述交叉表配置模块和所述存储模块连接，发送一时隙交叉表内容给所述交叉表配置模块，使得所述交叉表配置模块根据所述时隙交叉表内容查询到与所述时隙交叉表内容对应的时隙信息，并根据查询到的所述时隙信息于所述存储模块中查找与
所述时隙信息对应的通道数据，所述存储模块将查找到的所述通道数据反馈给所述查表模块；
发送模块，与所述查表模块连接，用于接收所述查表模块发送的所述通道数据，并对所述通道数据进行第二次格式转换，以将第二次格式转换后的所述通道数据发送至所述总线中。
2.如权利要求1所述的数据交叉的处理系统，其特征在于，所述转换模块包括：
接收单元，采用FPGA serdes接口接收所述第一STM-N数据；
处理单元，与所述接收单元连接，用于根据数据位宽和工作时钟频率对所述第一STM-N数据进行第一次格式转换，以得到统一格式的所述第二STM-N数据；
发送单元，与所述处理单元连接，用于将统一格式的所述第二STM-N数据发送至所述存储模块进行保存。
3.如权利要求2所述的数据交叉的处理系统，其特征在于，所述第一STM-N数据为4组8bit位宽的数据；
所述第二STM-N数据为1组16bit位宽的数据；
所述第一STM-N数据的所述工作时钟频率为所述第二STM-N数据的所述工作时钟频率的1/2。
4.如权利要求1所述的数据交叉的处理系统，其特征在于，所述发送模块根据数据位宽和工作时钟频率对所述查表模块发送的所述通道数据进行第二次格式转换，以得到第二次格式转换后的所述通道数据。
5.如权利要求4所述的数据交叉的处理系统，其特征在于，所述发送模块接收到的所述通道数据为1组16bit位宽的数据；
所述发送模块发送的所述通道数据4组8bit位宽的数据；
所述发送模块发送的所述通道数据的所述工作时钟频率为所述发送模块接收到的所述通道数据的所述工作时钟频率的1/2。
6.如权利要求1所述的数据交叉的处理系统，其特征在于，所述时隙信息包括所述时隙的源时隙号和所述时隙于所述存储模块中的地址数据；
所述源时隙号为所述时隙的唯一标识。
7.如权利要求1所述的数据交叉的处理系统，其特征在于，所述存储模块的内存大小为N*N*2*1024*16bit，所述第二存储单元的数量为N，所述存储模块的数量为N*N*2。
8.如权利要求1所述的数据交叉的处理系统，其特征在于，所述N为4或16。
9.一种数据交叉的处理方法，其特征在于，包括以下步骤：
步骤S1，将从总线中接收到的第一STM-N数据进行第一次格式转换，以得到统一格式的第二STM-N数据；
步骤S2，设置对应于每个STM-N通道的两张时隙交叉表，并在每张所述时隙交叉表中设置有多个第一存储单元，所述第一存储单元用于存储所述第二STM-N数据在所述STM-N通道中的每个时隙的时隙信息；
其中，步骤S2具体包括以下步骤：
设置每个所述STM-N通道的两张所述时隙交叉表，并在每张所述时隙交叉表中设置多个所述第一存储单元；
将所述STM-N通道中的同一个VC4对应的两个所述时隙的时隙信息分别存储到不同的所述时隙交叉表的所述第一存储单元中；
步骤S3，于一存储模块中设置多个第二存储单元，每个所述第二存储单元对应一个所述STM-N通道，所述第二存储单元用于存储所述第二STM-N数据在所述STM-N通道中的通道数据，所述通道数据包括在两张所述时隙交叉表中的所有所述时隙的时隙数据；
步骤S4，根据一时隙交叉表内容查询到与所述时隙交叉表内容对应的时隙信息，并根据查询到的所述时隙信息于所述存储模块中查找与所述时隙信息对应的通道数据；
步骤S5，将查找到的所述通道数据进行第二次格式转换，以将第二次格式转换后的所述通道数据进行发送。
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