CN111799185A - 一种管芯封装结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种管芯封装结构及其制备方法，该方法包括以下步骤：在所述承载基板上设置临时粘结层、重分布线路层以及半导体管芯，在所述半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；接着在所述半导体管芯上依次形成第一介质层、第一金属层、第二介质层以及第二金属层，接着在所述承载基板上形成第一封装树脂层以及第二封装树脂层，接着进行热处理，接着在所述第一封装树脂层和所述第二封装树脂层中形成暴露所述重分布线路层的开槽，接着在所述开槽中沉积导电材料以形成导电柱，并使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米。

Description

一种管芯封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种管芯封装结构及其制备方法。
背景技术
随着半导体制造技术的进步,微电子组件的尺寸越来越小,其中的电路也越来越密集。为了进一步缩小尺寸,安装在电路板的微电子组件封装结构也必须更加紧密。在现有的封装结构中，在塑封层中开槽形成导电结构的过程中，必须确保开槽与半导体管芯之间具有一定的间距，否则容易在开槽过程中导致塑封层开裂。有鉴于此,本技术领域仍要一个改良的封装结构,利用改变半导体管芯的结构,可以形成具有结合紧密以及小型化的封装结构。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种管芯封装结构及其制备方法。
为实现上述目的，本发明采用的技术方案是：
一种管芯封装结构的制备方法，包括以下步骤：
1)提供一承载基板，在所述承载基板上设置临时粘结层，接着在所述临时粘结层上形成重分布线路层。
2)接着在所述重分布线路层上设置半导体管芯，所述半导体管芯的导电焊盘与所述重分布线路层电连接。
3)在所述半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；所述第一凹槽从所述半导体管芯的上表面贯穿至所述半导体管芯的下表面。
4)接着在所述半导体管芯上形成第一介质层，所述第一介质层共形地形成在所述半导体管芯的所述上表面上和所述侧面上，且所述第一介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
5)接着在所述第一介质层上形成第一金属层，所述第一金属层共形地形成在所述第一介质层上，且所述第一金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
6)接着在所述第一金属层上形成第二介质层，所述第二介质层共形地形成在所述第一金属层上，且所述第二介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中，接着在所述第二介质层中形成多个随机排列的穿孔。
7)接着在所述第二介质层上形成第二金属层，所述第二金属层共形地形成在所述第二介质层上，且所述第二金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中，且所述第二金属层的一部分嵌入到所述穿孔中而与所述第一金属层接触。
8)接着在所述承载基板上旋涂树脂材料，以形成第一封装树脂层，所述第一封装树脂层共形地形成在所述第二金属层上，且所述第一封装树脂层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
9)接着在所述承载基板上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体。
10)接着在所述第一封装树脂层和所述第二封装树脂层中形成暴露所述重分布线路层的开槽，接着在所述开槽中沉积导电材料以形成导电柱，并使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米。
作为优选，在所述步骤3)中，所述第一凹槽的深度为500-1500纳米，所述第一凹槽的宽度为8-15微米，所述第二凹槽的深度300-900纳米，所述第二凹槽的宽度为5-10微米，通过干法刻蚀或湿法刻蚀形成所述第一凹槽和所述第二凹槽。
作为优选，在所述步骤4)中，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第一介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为80-150纳米。
作为优选，在所述步骤5)中，所述第一金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第一金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第一金属层的厚度为50-100纳米。
作为优选，在所述步骤6)中，所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第二介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为120-200纳米。
作为优选，在所述步骤7)中，所述第二金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第二金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第二金属层的厚度为90-150纳米。
作为优选，在所述步骤10)中，所述导电柱与所述半导体管芯的所述侧面之间的净距小于5微米。
本发明还提出一种管芯封装结构，其采用上述方法制备形成的。
本发明与现有技术相比具有下列优点：
本发明的管芯封装结构的制备方法中，通过在半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；所述第一凹槽从所述半导体管芯的上表面贯穿至所述半导体管芯的下表面，进而依次形成第一介质层、第一金属层、第二介质层、第二金属层以及第一封装树脂层，以嵌入到所述第一凹槽和所述第二凹槽中，使得本发明的封装结构密封性能优异，且具有优异的电磁屏蔽效果，此外，通过在所述承载基板上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体，上述结构的设置可以提高管芯封装结构的稳定性，进而在后续形成导电柱的过程中，可以使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米，进而可以形成小型化的管芯封装结构。
附图说明
图1-图5为本发明的管芯封装结构的制备过程中各步骤的结构示意图。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
一种管芯封装结构的制备方法，包括以下步骤：
1)提供一承载基板，在所述承载基板上设置临时粘结层，接着在所述临时粘结层上形成重分布线路层。
2)接着在所述重分布线路层上设置半导体管芯，所述半导体管芯的导电焊盘与所述重分布线路层电连接。
3)在所述半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；所述第一凹槽从所述半导体管芯的上表面贯穿至所述半导体管芯的下表面。
4)接着在所述半导体管芯上形成第一介质层，所述第一介质层共形地形成在所述半导体管芯的所述上表面上和所述侧面上，且所述第一介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
5)接着在所述第一介质层上形成第一金属层，所述第一金属层共形地形成在所述第一介质层上，且所述第一金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
6)接着在所述第一金属层上形成第二介质层，所述第二介质层共形地形成在所述第一金属层上，且所述第二介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中，接着在所述第二介质层中形成多个随机排列的穿孔。
7)接着在所述第二介质层上形成第二金属层，所述第二金属层共形地形成在所述第二介质层上，且所述第二金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中，且所述第二金属层的一部分嵌入到所述穿孔中而与所述第一金属层接触。
8)接着在所述承载基板上旋涂树脂材料，以形成第一封装树脂层，所述第一封装树脂层共形地形成在所述第二金属层上，且所述第一封装树脂层的一部分嵌入到所述第一凹槽和所述第二凹槽中。
9)接着在所述承载基板上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体。
10)接着在所述第一封装树脂层和所述第二封装树脂层中形成暴露所述重分布线路层的开槽，接着在所述开槽中沉积导电材料以形成导电柱，并使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米。
进一步的，在所述步骤3)中，所述第一凹槽的深度为500-1500纳米，所述第一凹槽的宽度为8-15微米，所述第二凹槽的深度300-900纳米，所述第二凹槽的宽度为5-10微米，通过干法刻蚀或湿法刻蚀形成所述第一凹槽和所述第二凹槽。
进一步的，在所述步骤4)中，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第一介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为80-150纳米。
进一步的，在所述步骤5)中，所述第一金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第一金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第一金属层的厚度为50-100纳米。
进一步的，在所述步骤6)中，所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第二介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为120-200纳米。
进一步的，在所述步骤7)中，所述第二金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第二金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第二金属层的厚度为90-150纳米。
进一步的，在所述步骤10)中，所述导电柱与所述半导体管芯的所述侧面之间的净距小于5微米。
本发明还提出一种管芯封装结构，其采用上述方法制备形成的。
请参阅图1～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
下面结合图1至图5描述根据本公开的示例性实施例的管芯封装结构的制备方法。
如图1所示，在步骤1)中，提供一承载基板1，在所述承载基板1上设置临时粘结层11，接着在所述临时粘结层11上形成重分布线路层2。
所述承载基板1为玻璃基板、陶瓷基板、树脂基板、硅基板、不锈钢基板、蓝宝石基板中的一种，所述临时粘结层11可以在光照或热处理下失去粘性，进而便于剥离，形成重分布线路层2的具体工艺包括：在所述临时粘结层11上首先沉积一层介质层，接着在所述介质层上形成金属层，接着对所述金属层进行图案化以形成图案化的线路层，接着再沉积一层介质层，接着在介质层中形成暴露出图案化的线路层的通孔，接着再次沉积金属材料并图案化，形成金属插塞和第二层图案化的金属层，接着再次沉积介质层，并形成开口，接着在开口中沉积金属材料，介质层的沉积方法是等离子体增强化学气相沉积、原子层沉积、化学气相沉积或热氧化法，介质层的材料是二氧化硅、氮化硅、氮氧化硅或三氧化二铝，所述金属材料的沉积方法是热蒸镀、磁控溅射、电子束蒸发、物理气相沉积、电镀或化学镀，所述金属材料为银、铜、铝、钛、镍、钯、金等。在其他的实施例中，重分布线路层2可以包括单层介质层和单层金属层，还可以包括多层介质层和多层金属层，且多层金属层之间通过金属插塞进行电连接。
接着进行步骤2)，在所述重分布线路层2上设置半导体管芯3，所述半导体管芯3的导电焊盘与所述重分布线路层2电连接，
在具体的实施例中，所述导电焊盘的个数可以是一个，可以是两个，也可以是三个甚至更多个，在本实施例中，焊盘的个数设置为三个，当然，在其它可实施例中焊盘的个数可以设置为其它值，根据需要合理设置即可。所述半导体管芯3通过焊料倒装安装在所述重分布线路层2上，所述焊料具体可以为锡铅焊料、银焊料、铜焊料或共晶焊料。
如图2所示，其为半导体管芯3的俯视结构图，在步骤3)中，在所述半导体管芯3的侧面形成多个平行排列的第一凹槽31，在所述半导体管芯3的上表面形成多个平行排列的第二凹槽32；所述第一凹槽31从所述半导体管芯3的上表面贯穿至所述半导体管芯的下表面。
在具体的实施例中，通过干法刻蚀或湿法刻蚀形成所述第一凹槽31和所述第二凹槽32，所述第一凹槽31的深度为500-1500纳米，所述第一凹槽31的宽度为8-15微米，所述第二凹槽32的深度300-900纳米，所述第二凹槽32的宽度为5-10微米。更具体的，可以利用光刻胶作为掩膜以形成第一凹槽31和第二凹槽32，优选的，所述第一凹槽31的深度为800-1200纳米，所述第一凹槽31的宽度为10-12微米，所述第二凹槽32的深度500-700纳米，所述第二凹槽32的宽度为6-9微米，更具体的，所述第一凹槽31的深度为1000纳米，所述第一凹槽31的宽度为11微米，所述第二凹槽32的深度600纳米，所述第二凹槽32的宽度为8微米。
如图3所示，其为图2中沿A-B的截面示意图，在步骤4)中，在所述半导体管芯3上形成第一介质层，所述第一介质层共形地形成在所述半导体管芯3的所述上表面上和所述侧面上，且所述第一介质层的一部分嵌入到所述第一凹槽31和所述第二凹槽32中。在步骤5)中，在所述第一介质层上形成第一金属层，所述第一金属层共形地形成在所述第一介质层上，且所述第一金属层的一部分嵌入到所述第一凹槽31和所述第二凹槽32中。在步骤6)中，在所述第一金属层上形成第二介质层，所述第二介质层共形地形成在所述第一金属层上，且所述第二介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中，接着在所述第二介质层中形成多个随机排列的穿孔。在步骤7)中，接着在所述第二介质层上形成第二金属层，所述第二金属层共形地形成在所述第二介质层上，且所述第二金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中，且所述第二金属层的一部分嵌入到所述穿孔中而与所述第一金属层接触。在图3中，所述第一介质层、第一金属层、第二介质层以及第二金属形成层叠结构4。
在具体的实施例中，在所述步骤4)中，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第一介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为80-150纳米。在所述步骤5)中，所述第一金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第一金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第一金属层的厚度为50-100纳米。在所述步骤6)中，所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第二介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为120-200纳米。在所述步骤7)中，所述第二金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第二金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第二金属层的厚度为90-150纳米。更优选的，在所述步骤4)中，所述第一介质层的材料为氧化硅，所述第一介质层通过PECVD法形成，所述第一介质层的厚度具体为100纳米或120纳米。在所述步骤5)中，所述第一金属层的材质是铜，所述第一金属层通过真空蒸镀形成，所述第一金属层的厚度为60纳米或80纳米。在所述步骤6)中，所述第二介质层的材料包括氮化硅，所述第二介质层通过PECVD法形成，所述第一介质层的厚度为140纳米、160纳米或180纳米。在所述步骤7)中，所述第二金属层的材质是铜，所述第二金属层通过真空蒸镀形成，所述第二金属层的厚度为100纳米或120纳米。
如图4所示，在步骤8)中，在所述承载基板上旋涂树脂材料，以形成第一封装树脂层，所述第一封装树脂层共形地形成在所述第二金属层上，且所述第一封装树脂层的一部分嵌入到所述第一凹槽和所述第二凹槽中，旋涂的树脂材料为环氧树脂或丙烯酸树脂，接着在步骤9)中，接着在所述承载基板1上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体，以形成封装树脂层5，所述第二封装树脂层的材料为环氧树脂或丙烯酸树脂，且所述第二封装树脂层通过传递模塑工艺形成。
如图5所示，在步骤10)中，接着在所述第一封装树脂层和所述第二封装树脂层中形成暴露所述重分布线路层2的开槽51，接着在所述开槽中沉积导电材料以形成导电柱6，并使得所述导电柱6与所述半导体管芯3的所述侧面之间的净距小于20微米。进一步的，所述导电柱6与所述半导体管芯3的所述侧面之间的净距小于5微米。
在具体的实施例中，通过激光烧蚀工艺形成开槽51，通过沉积铜、铝、银、镍、钛中的一种或多种形成导电柱6。
本发明还提出一种管芯封装结构，其采用上述方法制备形成的。
本发明的管芯封装结构的制备方法中，通过在半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；所述第一凹槽从所述半导体管芯的上表面贯穿至所述半导体管芯的下表面，进而依次形成第一介质层、第一金属层、第二介质层、第二金属层以及第一封装树脂层，以嵌入到所述第一凹槽和所述第二凹槽中，使得本发明的封装结构密封性能优异，且具有优异的电磁屏蔽效果，此外，通过在所述承载基板上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体，上述结构的设置可以提高管芯封装结构的稳定性，进而在后续形成导电柱的过程中，可以使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米，进而可以形成小型化的管芯封装结构。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (8)

1.一种管芯封装结构的制备方法，其特征在于：包括以下步骤：
1)提供一承载基板，在所述承载基板上设置临时粘结层，接着在所述临时粘结层上形成重分布线路层；
2)接着在所述重分布线路层上设置半导体管芯，所述半导体管芯的导电焊盘与所述重分布线路层电连接；
3)在所述半导体管芯的侧面形成多个平行排列的第一凹槽，在所述半导体管芯的上表面形成多个平行排列的第二凹槽；所述第一凹槽从所述半导体管芯的上表面贯穿至所述半导体管芯的下表面；
4)接着在所述半导体管芯上形成第一介质层，所述第一介质层共形地形成在所述半导体管芯的所述上表面上和所述侧面上，且所述第一介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中；
5)接着在所述第一介质层上形成第一金属层，所述第一金属层共形地形成在所述第一介质层上，且所述第一金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中；
6)接着在所述第一金属层上形成第二介质层，所述第二介质层共形地形成在所述第一金属层上，且所述第二介质层的一部分嵌入到所述第一凹槽和所述第二凹槽中，接着在所述第二介质层中形成多个随机排列的穿孔；
7)接着在所述第二介质层上形成第二金属层，所述第二金属层共形地形成在所述第二介质层上，且所述第二金属层的一部分嵌入到所述第一凹槽和所述第二凹槽中，且所述第二金属层的一部分嵌入到所述穿孔中而与所述第一金属层接触；
8)接着在所述承载基板上旋涂树脂材料，以形成第一封装树脂层，所述第一封装树脂层共形地形成在所述第二金属层上，且所述第一封装树脂层的一部分嵌入到所述第一凹槽和所述第二凹槽中；
9)接着在所述承载基板上形成第二封装树脂层，接着进行热处理，使得所述第一封装树脂层和所述第二封装树脂层融为一体；
10)接着在所述第一封装树脂层和所述第二封装树脂层中形成暴露所述重分布线路层的开槽，接着在所述开槽中沉积导电材料以形成导电柱，并使得所述导电柱与所述半导体管芯的所述侧面之间的净距小于20微米。
2.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤3)中，所述第一凹槽的深度为500-1500纳米，所述第一凹槽的宽度为8-15微米，所述第二凹槽的深度300-900纳米，所述第二凹槽的宽度为5-10微米，通过干法刻蚀或湿法刻蚀形成所述第一凹槽和所述第二凹槽。
3.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤4)中，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第一介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为80-150纳米。
4.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤5)中，所述第一金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第一金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第一金属层的厚度为50-100纳米。
5.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤6)中，所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅或氧化铝中的一种，所述第二介质层通过PECVD法或ALD法形成，所述第一介质层的厚度为120-200纳米。
6.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤7)中，所述第二金属层的材质是金、银、铜、钛、钯以及镍中的一种或多种，所述第二金属层通过真空蒸镀、磁控溅射、电子束蒸发、电镀或化学镀形成，所述第二金属层的厚度为90-150纳米。
7.根据权利要求1所述的管芯封装结构的制备方法，其特征在于：在所述步骤10)中，所述导电柱与所述半导体管芯的所述侧面之间的净距小于5微米。
8.一种管芯封装结构，其特征在于，采用权利要求1-7任一项所述的方法制备形成的。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218257A1 (en) * 2002-05-22 2003-11-27 Toshiya Ishio Semiconductor element, semiconductor device, and method for manufacturing semiconductor element
JP2005019900A (ja) * 2003-06-27 2005-01-20 Kyocera Corp 電子装置
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN207320090U (zh) * 2017-01-03 2018-05-04 意法半导体(格勒诺布尔2)公司 电子器件和电子芯片
CN210640237U (zh) * 2019-11-29 2020-05-29 长鑫存储技术有限公司 半导体结构及电子装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218257A1 (en) * 2002-05-22 2003-11-27 Toshiya Ishio Semiconductor element, semiconductor device, and method for manufacturing semiconductor element
JP2005019900A (ja) * 2003-06-27 2005-01-20 Kyocera Corp 電子装置
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN207320090U (zh) * 2017-01-03 2018-05-04 意法半导体(格勒诺布尔2)公司 电子器件和电子芯片
CN210640237U (zh) * 2019-11-29 2020-05-29 长鑫存储技术有限公司 半导体结构及电子装置

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