CN111798890A - 用于产生写入命令的方法、控制器和半导体系统 - Google Patents

用于产生写入命令的方法、控制器和半导体系统 Download PDF

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Abstract

提供一种用于产生写入命令的方法、控制器和半导体系统。半导体系统包括半导体器件和控制器。半导体器件包括第一存储排，并且被配置为响应于接收到第一写入命令而执行将第一数据写入到第一存储排的第一写入操作。半导体器件包括第二存储排，并且被配置为响应于接收到第二写入命令而执行将第二数据写入到第二存储排的第二写入操作。控制器被配置为接收至少一个写入请求，并且响应性地产生在时间上分开的第一写入命令和第二写入命令，以使得在第一写入命令的产生与第二写入命令的产生之间的过渡时间间隔基于第二存储排不同于第一存储排并且基于写入前导码时段与写入后导码时段的比较。

Description

用于产生写入命令的方法、控制器和半导体系统
相关申请的交叉引用
本申请要求2019年4月1日提交的申请号为10-2019-0037777的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及包括存储器的半导体系统，并且更具体地，涉及用于写入到多个存储排(rank)的控制器。
背景技术
在某些情况下，半导体系统包括具有共享单个通道以提供大容量存储器的多个存储排的半导体器件。在连续写入到不同的存储排的过程中，在对不同存储排的在先写入操作的完成与对该不同存储排的随后写入操作的开始之间会发生通道磁泡(channelbubble)。例如，通道磁泡表示包括如下时段的累积时间的时间间隔，即针对用于在先写入操作的数据选通信号的后导码时段(post-amble period)、在针对在先写入操作的数据选通信号DQS与针对随后写入操作的数据选通信号DQS之间的片上终结时段、以及针对用于随后写入操作的数据选通信号的前导码时段(preamble period)。
在某些应用中，表示写入到不同存储排的通道磁泡的持续时间可能是不希望的。此外，通道磁泡会随着后导码时段和/或前导码时段的增加而增长。
发明内容
根据本公开的一个实施例，一种半导体系统包括半导体器件和控制器。该半导体器件包括第一存储排，并且被配置为响应于接收到第一写入命令而执行将第一数据写入第一存储排的第一写入操作。该半导体器件还包括第二存储排，并且被配置为响应于接收到第二写入命令而执行将第二数据写入第二存储排的第二写入操作。控制器被配置为接收至少一个写入请求，并且响应性地产生在时间上分开的第一写入命令和第二写入命令，以使得在产生第一写入命令与产生第二写入命令之间的过渡时间间隔基于第二存储排不同于第一存储排并且基于写入前导码时段与写入后导码时段的比较。
同样根据本公开的一个实施例，一种用于控制半导体器件以连续写入到不同存储排的控制器包括命令发生电路。命令发生电路被配置为：在针对第一存储排的第一写入操作正被执行时，确定针对与第一存储排不同的第二存储排的第二写入操作接下来要被执行。命令发生电路还被配置为基于针对第一写入操作的后导码时段的持续时间与针对第二写入操作的前导码时段的持续时间的比较来产生针对第二写入操作的第二写入命令。
进一步根据本公开的一个实施例，一种由控制器来执行的用于产生用来写入到与被写入的在先存储排不同的存储排的写入命令的方法包括：确定正在执行针对第一存储排的第一写入操作，以及确定接下来在第二写入操作中要被写入到的第二存储排与第一存储排不同。该方法还包括将用于数据选通信号的前导码时段与用于数据选通信号的后导码时段的持续时间进行比较。该方法还包括在使得在第一写入操作的开始与第二写入操作的开始之间的过渡时间间隔基于第二存储排不同于第一存储排的确定、以及基于前导码时段的持续时间与后导码时段的持续时间的比较的时间，产生针对第二写入操作的写入命令。
附图说明
附图形成说明书的一部分并示出了根据所包括的权利要求的实施例，其中遍及不同的视图，相同的附图标记指代相同或功能相似的元件。
图1示出了根据本公开的一个实施例的半导体系统的配置的框图。
图2示出了根据本公开的一个实施例的图1的半导体系统中所包括的存储排改变信号发生电路的框图。
图3示出了根据本公开的一个实施例的图2的存储排改变信号发生电路中所包括的存储排信号比较电路的框图。
图4示出了根据本公开的一个实施例的图1的半导体系统中所包括的命令发生电路的框图。
图5示出了根据本公开的一个实施例的图4中所示的命令发生电路的操作的流程图。
图6示出了根据本公开的一个实施例的半导体系统的配置的框图。
图7示出了根据本公开的一个实施例的图6中所示的半导体系统的操作的时序图。
图8示出了根据本公开的一个实施例的图6中所示的半导体系统的操作的时序图。
图9示出了根据本公开的一个实施例的图6中所示的半导体系统中所包括的终结控制电路的框图。
图10示出了根据本公开的一个实施例的图9中所示的终结控制电路的操作的时序图。
本公开包括由附图示出的示例。然而，本公开不限于这些附图。本领域技术人员将理解，附图中的元件是为了简单和清楚而示出的，并且不一定按比例绘制。例如，附图中的一些元件的尺寸可能相对于其他元件的尺寸被放大，以有助于对本文中隐含公开或明确公开的实施例的理解。
在适当的情况下，系统组件已经由附图中的常规符号表示，仅示出与理解本公开的实施例有关的那些特定细节，以免用细节混淆本公开，这些细节对于受益于本文中的描述的本领域普通技术人员将是显而易见的。
具体实施方式
本公开包括涉及在连续写入到不同的存储排时减少通道磁泡的实施例。在一些情况下，这些实施例包括与针对数据选通信号的前导码时段“重叠”的后导码时段。例如，与在先写入操作相关联的针对数据选通信号的后导码时段和与随后写入操作相关联的针对数据选通信号的前导码时段重叠，其中在先写入操作和随后写入操作将数据写入到不同的存储排。
参考附图，图1示出了根据一些实施例的半导体系统1的配置的框图。半导体系统1被示出为包括主机10、控制器11和半导体器件12。
主机10将写入请求WT_REQ以及第一地址信息信号至第L地址信息信号AIF<1:L>输出到控制器11。主机10产生并输出写入请求WT_REQ以及第一地址信息信号至第L地址信息信号AIF<1:L>以执行涉及从半导体器件12中所包括的第一存储排至第T存储排121(1:T)之中选择的一个或更多个存储排的写入操作。为运行写入操作而产生的写入请求WT_REQ的逻辑电平可以针对不同的实施例而被不同地设置。用于在第一存储排至第T存储排121(1:T)之中选择一个或更多个存储排来执行写入操作的第一地址信息信号至第L地址信息信号AIF<1:L>的逻辑电平组合可以针对不同的实施例而被不同地设置。
控制器11被示出为包括存储排改变信号发生电路110、寄存器电路111、命令发生电路112以及操作时段信号发生电路113。寄存器电路111被示出为包括第一寄存器115、第二寄存器116、第三寄存器117和第四寄存器118。
存储排改变信号发生电路110基于写入请求WT_REQ以及第一地址信息信号至第L地址信息信号AIF<1:L>来产生存储排改变信号RC。存储排改变信号发生电路110还产生第一存储排信号至第T存储排信号RANK<1:T>，所述第一存储排信号至第T存储排信号RANK<1:T>包括关于根据第一地址信息信号至第L地址信息信号AIF<1:L>而选中的存储排的信息。例如，当针对第二存储排121(2)的写入操作要被执行时，存储排改变信号发生电路110可以产生仅第二存储排信号RANK<2>被选择性激活的第一存储排信号至第T存储排信号RANK<1:T>。存储排改变信号指示连续写入操作何时涉及不同的存储排。例如，当顺序地执行针对第一存储排121(1)的写入操作和针对第二存储排121(2)的写入操作时，存储排改变信号被激活以指示存储排的变化，因为在第一次产生写入请求WT_REQ时第一地址信息信号至第L地址信息信号AIF<1:L>的逻辑电平组合与在第二次产生写入请求WT_REQ时第一地址信息信号至第L地址信息信号AIF<1:L>的逻辑电平组合不同。根据一个实施例，被激活的存储排改变信号RC的逻辑电平可以被设置为逻辑“高”电平或逻辑“低”电平。下面将参考图2至图3来详细描述存储排改变信号发生电路110的配置和操作方法。
第一寄存器115储存第一前导码时段信号至第M前导码时段信号WPRE<1:M>并将它们输出。第一前导码时段信号至第M前导码时段信号WPRE<1:M>具有与在对要被写入到半导体器件12的存储排的数据进行编码中使用的数据选通信号DQS(如图6所示)的前导码时段相对应的逻辑电平组合。例如，当数据选通信号DQS的前导码时段为'1×tCK'时，第一前导码时段信号至第三前导码时段信号WPRE<1:3>具有逻辑电平组合'001'。当数据选通信号DQS的前导码时段为'1.5×tCK'时，第一前导码时段信号至第三前导码时段信号WPRE<1:3>具有逻辑电平组合'010'。
前导码时段'1×tCK'具有与对要被写入到半导体器件12的存储排的数据进行编码相关联的时钟信号CLK(如图6所示)的一个周期的持续时间。前导码时段'1.5×tCK'具有时钟信号CLK的一个半周期的持续时间。
作为针对一组信号的二进制串而被写入的逻辑电平组合指示该组信号之中的哪些信号具有逻辑“低”电平以及该组信号之中的哪些信号具有逻辑“高”电平。例如，针对第一前导码时段信号至第三前导码时段信号WPRE<1:3>的逻辑电平组合'001'意味着第一前导码时段信号和第二前导码时段信号WPRE<1:2>具有逻辑“低”电平，且第三前导码时段信号WPRE<3>具有逻辑“高”电平。针对第一前导码时段信号至第三前导码时段信号WPRE<1:3>的逻辑电平组合'010'意味着第一前导码时段信号WPRE<1>和第三前导码时段信号WPRE<3>具有逻辑“低”电平，且第二前导码时段信号WPRE<2>具有逻辑“高”电平。
第二寄存器116储存第一后导码时段信号至第N后导码时段信号WPST<1:N>并将它们输出。第一后导码时段信号至第N后导码时段信号WPST<1:N>具有与数据选通信号DQS的后导码时段相对应的逻辑电平组合。例如，当数据选通信号DQS的后导码时段为'1×tCK'时，第一后导码时段信号至第三后导码时段信号WPST<1:3>具有逻辑电平组合'001'。当数据选通信号DQS的后导码时段为'1.5×tCK'时，第一后导码时段信号至第三后导码时段信号WPST<1:3>具有逻辑电平组合'010'。
第三寄存器117储存第一突发长度信号至第J突发长度信号BLS<1:J>并将它们输出。第一突发长度信号至第J突发长度信号BLS<1:J>具有与通过一个写入命令而被连续输出的数据DQ的比特位数(即，突发长度)相对应的逻辑电平组合。例如，当第一突发长度信号至第三突发长度信号BLS<1:3>具有逻辑电平组合'001'时，突发长度可以被设置为四，当第一突发长度信号至第三突发长度信号BLS<1:3>具有逻辑电平组合'010'时，突发长度可以被设置为八，以及当第一突发长度信号至第三突发长度信号BLS<1:3>具有逻辑电平组合'011'时，突发长度可以被设置为十六。在第一突发长度信号至第三突发长度信号BLS<1:3>中，逻辑电平组合'001'意味着第一突发长度信号和第二突发长度信号BLS<1:2>具有逻辑“低”电平，且第三突发长度信号BLS<3>具有逻辑“高”电平。此外，逻辑电平组合'010'意味着第一突发长度信号BLS<1>和第三突发长度信号BLS<3>具有逻辑“低”电平，且第二突发长度信号BLS<2>具有逻辑“高”电平。另外，逻辑电平组合'011'意味着第一突发长度信号BLS<1>具有逻辑“低”电平，且第二突发长度信号和第三突发长度信号BLS<2:3>具有逻辑“高”电平。当突发长度设置为十六时，可以通过一个命令来连续输入或输出数据DQ的十六比特位。
第四寄存器118可以储存第一写入潜伏信号至第K写入潜伏信号WLS<1:K>并将它们输出。第一写入潜伏信号至第K写入潜伏信号WLS<1:K>具有与写入潜伏(latency，潜伏期)相对应的逻辑电平组合。例如，当第一写入潜伏信号至第三写入潜伏信号WLS<1:3>具有逻辑电平组合'001'时，写入潜伏可以被设置为二，当第一写入潜伏信号至第三写入潜伏信号WLS<1:3>具有逻辑电平组合'010'时，写入潜伏可以被设置为三，以及当第一写入潜伏信号至第三写入潜伏信号WLS<1:3>具有逻辑电平组合'011'时，写入潜伏可以被设置为四。在第一写入潜伏信号至第三写入潜伏信号WLS<1:3>中，逻辑电平组合'001'意味着第一写入潜伏信号和第二写入潜伏信号WLS<1:2>具有逻辑“低”电平，且第三写入潜伏信号WLS<3>具有逻辑“高”电平。此外，逻辑电平组合'010'意味着第一写入潜伏信号WLS<1>和第三写入潜伏信号WLS<3>具有逻辑“低”电平，且第二写入潜伏信号WLS<2>具有逻辑“高”电平。另外，逻辑电平组合'011'意味着第一写入潜伏信号WLS<1>具有逻辑“低”电平，且第二写入潜伏信号和第三写入潜伏信号WLS<2:3>具有逻辑“高”电平。
命令发生电路112基于写入请求WT_REQ、存储排改变信号RC、第一前导码时段信号至第M前导码时段信号WPRE<1:M>、第一后导码时段信号至第N后导码时段信号WPST、第一突发长度信号至第J突发长度信号BLS<1:J>以及操作时段信号PDWT来产生写入命令WT_CMD。
在某些情况下，在当前写入操作不被执行时，命令发生电路112接收写入请求WT_REQ。在写入操作不被执行的情况下，当接收到写入请求WT_REQ时，命令发生电路112可以产生写入命令WT_CMD。当操作时段信号PDWT被去激活时，命令发生电路112可以识别出写入操作当前没有被执行。
在某些情况下，在较早的写入操作仍被执行时命令发生电路112接收针对写入操作的写入请求WT_REQ，并且这两个写入操作都涉及相同的存储排。在针对单个存储排的写入操作被重复执行时，命令发生电路112可以在从在先写入命令WT_CMD被产生的时间开始经过了由突发长度确定的时段的时间处产生写入命令WT_CMD。当被激活的操作时段信号PDWT和被去激活的存储排改变信号RC被输入到命令发生电路112时，命令发生电路112可以识别出针对单个存储排的写入操作正在被重复执行。
在某些情况下，当数据选通信号DQS的前导码时段比数据选通信号DQS的后导码时段大时，命令发生电路112接收用于连续写入到不同存储排的一个或更多个写入请求WT_REQ。命令发生电路112可以在从在先写入命令WT_CMD被产生时开始经过了数据选通信号DQS的前导码时段加上取决于突发长度的时段的时间处产生写入命令WT_CMD。
在某些情况下，当数据选通信号DQS的前导码时段小于数据选通信号DQS的后导码时段时或者对于某些实施例当数据选通信号DQS的前导码时段等于或小于数据选通信号DQS的后导码时段时，命令发生电路112接收用于连续写入到不同存储排的一个或更多个写入请求WT_REQ。命令发生电路112可以在从在先写入命令被产生时开始经过了数据选通信号DQS的后导码时段加上数据选通信号DQS的若干时钟周期加上取决于突发长度的时段的时间处产生写入命令WT_CMD。
当命令发生电路112接收到被激活的操作时段信号PDWT和被激活的存储排改变信号RC时，命令发生电路112可以识别出针对不同存储排的连续写入操作正在顺序地被执行。命令发生电路112可以根据第一前导码时段信号至第M前导码时段信号WPRE<1:M>的逻辑电平组合来辨别出数据选通信号DQS的前导码时段，可以根据第一后导码时段信号至第N后导码时段信号WPST<1:N>的逻辑电平组合来辨别出数据选通信号DQS的后导码时段，并且可以根据第一突发长度信号至第J突发长度信号BLS<1:J>的逻辑电平组合来辨别出突发长度。
下面参考图5和图6来详细描述命令发生电路112的配置和操作方法。
操作时段信号发生电路113基于写入命令WT_CMD、第一突发长度信号至第J突发长度信号BLS<1:J>以及第一写入潜伏信号至第K写入潜伏信号WLS<1:K>来产生操作时段信号PDWT。在写入操作期间，操作时段信号PDWT被激活并且维持被激活的状态。由操作时段信号发生电路113基于操作时段信号发生电路113接收到的第一写入潜伏信号至第K写入潜伏信号WLS<1:K>、第一突发长度信号至第J突发长度信号BLS<1:J>以及写入命令WT_CMD来确定当前正在执行写入操作。
半导体器件12可以包括第一存储排至第T存储排121(1:T)。半导体器件12可以基于写入命令WT_CMD以及第一存储排信号至第T存储排信号RANK<1:T>来对从第一存储排至第T存储排121(1:T)之中选择的存储排执行写入操作。例如，在第二存储排信号RANK<2>被激活的情况下，在写入命令WT_CMD被产生时，半导体器件12可以对第二存储排121(2)执行写入操作。
存储排改变信号发生电路110产生存储排改变信号RC，所述存储排改变信号RC指示用于连续写入操作的存储排的变化。参考图2，存储排改变信号发生电路110被示出为包括存储排信号发生电路21和存储排信号比较电路22。
根据一个实施例，存储排信号发生电路21接收写入请求WT_REQ和第一地址信息信号至第L地址信息信号AIF<1:L>，以产生第一存储排信号至第T存储排信号RANK<1:T>。第一存储排信号至第T存储排信号RANK<1:T>包括关于当产生写入请求WT_REQ时由第一地址信息信号至第L地址信息信号AIF<1:L>选择的存储排的信息。例如，当针对第二存储排121(2)的写入操作要被执行时，存储排改变信号发生电路110可以产生具有去激活状态的第一存储排信号RANK<1>、具有激活状态的第二存储排信号RANK<2>以及具有去激活状态的第三存储排信号至第T存储排信号RANK<3:T>。
存储排信号比较电路22基于第一存储排信号至第T存储排信号RANK<1:T>来产生存储排改变信号RC。当要被写入的存储排与被写入的在先存储排不同时，由存储排信号比较电路22来激活存储排改变信号RC。例如，当顺序地执行针对第一存储排121(1)的第一写入操作和针对第二存储排121(2)的第二写入操作时，存储排改变信号发生电路110激活存储排改变信号RC。这是因为在产生与第一写入操作相关联的第一写入请求WT_REQ时输入的第一地址信息信号至第L地址信息信号AIF<1:L>的逻辑电平组合与在产生与第二写入操作相关联的第二写入请求WT_REQ时输入的第一地址信息信号至第L地址信息信号AIF<1:L>的逻辑电平组合不同。
参考图3，存储排信号比较电路22被示出为包括存储排延迟电路31和异或逻辑门XOR31。存储排延迟电路31将第一存储排信号至第T存储排信号RANK<1:T>延迟，以产生第一延迟存储排信号至第T延迟存储排信号Rd<1:T>。在一个实施例中，由存储排延迟电路引入的延迟与用于执行写入操作的时间量相匹配。例如，在具有与执行第一写入操作所花费的时间量相匹配的延迟的情况下，当存储排信号RANK<1:T>指示针对接下来执行的第二写入操作要被写入的存储排时，延迟存储排信号Rd<1:T>将指示针对第一写入操作要被写入的存储排。当针对存储排信号RANK<1:T>的逻辑电平的序列与针对延迟存储排信号Rd<1:T>的逻辑电平的序列不匹配时，通过异或门XOR31将存储排信号RANK<1:T>与延迟存储排信号Rd<1:T>进行比较，异或门XOR31输出具有逻辑“高”电平的存储排改变信号，从而指示在第一写入操作与第二写入操作之间的存储排的变化。
命令发生电路112产生写入命令WT_CMD，该写入命令WT_CMD发起针对半导体器件12的写入操作。参考图4，命令发生电路112被示出为包括第一延迟电路41、第二延迟电路42、第三延迟电路43、码比较器44、选择请求输出电路45、存储排请求输出电路46以及写入命令输出电路47。
第一延迟电路41基于第一突发长度信号至第J突发长度信号BLS<1:J>来将写入请求WT_REQ延迟，以产生第一延迟请求REQd1。第一延迟电路41可以将写入请求WT_REQ延迟根据第一突发长度信号至第J突发长度信号BLS<1:J>而确定的时段，以产生第一延迟请求REQd1。在一个实施例中，第一延迟电路41将写入请求WT_REQ延迟突发长度的一半时段，以产生第一延迟请求REQd1。例如，当突发长度被设置为十六时，第一延迟电路41将写入请求WT_REQ延迟时钟信号CLK的八个周期(“8×tCK”)以产生第一延迟请求REQd1。
第二延迟电路42基于第一前导码时段信号至第M前导码时段信号WPRE<1:M>来将第一延迟请求REQd1延迟，以产生第二延迟请求REQd2。第二延迟电路42可以将第一延迟请求REQd1延迟由第一前导码时段信号至第M前导码时段信号WPRE<1:M>确定的时段，以产生第二延迟请求REQd2。例如，当数据选通信号DQS的前导码时段是“2×tCK”时，第二延迟电路42将第一延迟请求REQd1延迟“2×tCK”以产生第二延迟请求REQd2。
第三延迟电路43基于第一后导码时段信号至第N后导码时段信号WPST<1:N>来延迟第一延迟请求REQd1，以产生第三延迟请求REQd3。第三延迟电路43可以将第一延迟请求REQd1延迟由第一后导码时段信号至第N后导码时段信号WPST<1:N>确定的时段，以产生第三延迟请求REQd3。在一个实施例中，第三延迟电路43将第一延迟请求REQd1延迟数据选通信号DQS的后导码时段加上“1×tCK”的时段以产生第三延迟请求REQd3。例如，当数据选通信号DQS的后导码时段为“2×tCK”时，第三延迟电路43将第一延迟请求REQd1延迟“3×tCK”，以产生第三延迟请求REQd3。
码比较器44基于第一前导码时段信号至第M前导码时段信号WPRE<1:M>以及第一后导码时段信号至第N后导码时段信号WPST<1:N>来产生比较信号COM。码比较器44可以将由第一前导码时段信号至第M前导码时段信号WPRE<1:M>设置的数据选通信号DQS的前导码时段与由第一后导码时段信号至第N后导码时段信号WPST<1:N>设置的数据选通信号DQS的后导码时段进行比较，以产生比较信号COM。当数据选通信号DQS的前导码时段大于数据选通信号DQS的后导码时段时，码比较器44可以产生具有第一逻辑电平的比较信号COM。当数据选通信号DQS的前导码时段小于或者对于一些实施例等于或小于数据选通信号DQS的后导码时段时，码比较器44可以产生具有第二逻辑电平的比较信号COM。在一个实施例中，第一逻辑电平可以是逻辑“高”电平，且第二逻辑电平可以是逻辑“低”电平。
选择请求输出电路45基于比较信号COM而从第二延迟请求REQd2或第三延迟请求REQd3产生选择请求SREQ。当比较信号COM具有第一逻辑电平时，选择请求输出电路45输出第二延迟请求REQd2作为选择请求SREQ。当比较信号COM具有第二逻辑电平时，选择请求输出电路45输出第三延迟请求REQd3作为选择请求SREQ。例如，当数据选通信号DQS的前导码时段大于数据选通信号DQS的后导码时段时，选择请求输出电路45输出第二延迟请求REQd2作为选择请求SREQ。当数据选通信号DQS的前导码时段小于或者对于一些实施例等于或小于数据选通信号DQS的后导码时段时，选择请求输出电路45输出第三延迟请求REQd3作为选择请求SREQ。
存储排请求输出电路46基于存储排改变信号RC而从第一延迟请求REQd1或选择请求SREQ产生存储排请求RREQ。当存储排改变信号RC被去激活时，存储排请求输出电路46可以输出第一延迟请求REQd1作为存储排请求RREQ。当存储排改变信号RC被激活时，存储排请求输出电路46输出选择请求SREQ作为存储排请求RREQ。例如，当针对相同存储排的写入操作被重复执行时，存储排请求输出电路46输出第一延迟请求REQd1作为存储排请求RREQ。当针对不同存储排的写入操作被连续执行时，存储排请求输出电路46输出选择请求SREQ作为存储排请求RREQ。
写入命令输出电路47基于操作时段信号PDWT而从写入请求WT_REQ或存储排请求RREQ产生写入命令WT_CMD。当操作时段信号PDWT被去激活时，写入命令输出电路47可以输出写入请求WT_REQ作为写入命令WT_CMD。当操作时段信号PDWT被激活时，写入命令输出电路47可以输出存储排请求RREQ作为写入命令WT_CMD。例如，在写入操作不被执行的情况下，写入命令输出电路47输出写入请求WT_REQ作为写入命令WT_CMD，且在正执行写入操作的情况下，写入命令输出电路47输出存储排请求RREQ作为写入命令WT_CMD。
参考图5来描述根据一个实施例的命令发生电路112的操作。
参考图5，主机10产生S51写入请求WT_REQ，该写入请求WT_REQ被发送至控制器11的存储排改变信号发生电路110和命令发生电路112并被其接收到。命令发生电路112基于从操作时段信号发生电路113接收到的操作时段信号PDWT来确定S52在先写入操作是否仍被执行。例如，在先写入操作可能已经由命令发生电路112从主机10接收到的在先写入请求WT_REQ发起。
如果命令发生电路112基于从操作时段信号发生电路113接收到的操作时段信号PDWT确定S52在先写入操作当前未被执行，则命令发生电路112产生写入命令WT_CMD以执行与S51所产生的写入请求相关联的写入操作。
如果命令发生电路112基于从操作时段信号发生电路113接收到的操作时段信号PDWT确定S52在先写入操作仍被执行，则命令发生电路112根据从存储排改变信号发生电路110接收到的存储排改变信号RC确定S54与S51所产生的写入请求WT_REQ相关联的存储排是否不同于与仍被执行的在先写入操作相关联的存储排。
如果命令发生电路112确定S54这两个存储排是相同的，则命令发生电路112在产生S53与S51所产生的写入请求相关联的写入命令WT_CMD之前引入在先写入操作的突发长度的一半的延迟时间。延迟时间是在产生用于连续写入操作的写入命令之间的时间间隔，在本文中也称为过渡时间间隔。
如果命令发生电路112确定S54与S51所产生的写入请求WT_REQ相关联的存储排不同于与仍被执行的在先写入操作相关联的存储排，则命令发生电路112确定S56对于写入操作而言数据选通信号DQS的前导码时段是否大于数据选通信号DQS的后导码时段。
如果命令发生电路112确定S56前导码时段不大于后导码时段，则命令发生电路112引入取决于后导码时段并且与前导码时段无关的过渡时间间隔。例如，命令发生电路112在产生S53与S51所产生的写入请求相关联的写入命令WT_CMD之前引入在先写入操作的突发长度的一半加上后导码时段加上时钟“1xtCK”的一个周期的过渡时间间隔。
如果命令发生电路112确定S56前导码时段大于后导码时段，则命令发生电路112引入取决于前导码时段并且与后导码时段无关的过渡时间间隔。例如，命令发生电路112在产生S53与S51所产生的写入请求相关联的写入命令WT_CMD之前引入在先写入操作的突发长度的一半加上前导码时段的过渡时间间隔。
在图6中示出了根据本公开的另一个实施例的半导体系统6。半导体系统6被示出为包括控制器61和半导体器件62。控制器61将时钟信号CLK、写入命令WT_CMD、数据DQ、数据选通信号DQS、测试进入信号TEN以及第一存储排信号至第T存储排信号施加到半导体器件62。控制器61可以使用与图1所示的并且在半导体系统1中包括的控制器11相同的操作方法来产生写入命令WT_CMD。半导体器件62可以使用与图1所示的并且在半导体系统1中包括的半导体器件12相同的操作方法来执行写入操作。测试进入信号TEN可以在测试模式中被激活，这能够在针对不同存储排的写入操作被连续执行时通过使数据选通信号DQS的前导码时段与数据选通信号DQS的后导码时段彼此部分地“重叠”来产生写入命令WT_CMD。在图7和图8中示出前导码时段与后导码时段的部分重叠。
参考图7和8来描述在半导体器件62中连续执行针对不同存储排的写入操作的示例。对于图7，前导码时段小于后导码时段。对于图8，前导码时段大于后导码时段。
如图7所示，在从时间“T11”一直到时间“T12”的时段期间将具有十六比特位0-f的数据DQ输入到半导体器件62，以利用16的突发长度使针对第一存储排的第一写入操作被执行。而且，从时间“T13”开始将具有十六比特位0-f的数据DQ输入到半导体器件62，以利用16的突发长度使针对不同于第一存储排的第二存储排的第二写入操作被执行。因为处于“3×tCK”的数据选通信号DQS的前导码时段比处于“1.5×tCK”的数据选通信号DQS的后导码时段长，所以在假设在时间“T11”产生针对第一写入操作的写入命令WT_CMD的情况下，在从时间点“T11”开始经过了突发长度的一半时段(即，“8×tCK”)加上等于前导码时段的时段“td1”的过渡时间间隔(根据图5的S57)的时间“T13”处产生针对第二写入操作的写入命令WT_CMD。
如图8所示，在从时间“T21”一直到时间“T22”的时段期间将具有十六比特位0-f的数据DQ输入到半导体器件62，以利用16的突发长度使针对第一存储排的第一写入操作被执行。而且，从时间“T23”开始将具有十六比特位0-f的数据DQ输入到半导体器件62，以利用16的突发长度使针对不同于第一存储排的第二存储排的第二写入操作被执行。因为处于“1.5×tCK”的数据选通信号DQS的前导码时段比处于“2×tCK”的数据选通信号DQS的后导码时段短，所以在假设在时间“T21”产生针对第一写入操作的写入命令WT_CMD的情况下，在从时间“T21”开始经过了突发长度的一半时段(即，“8×tCK”)加上等于后导码时段与时钟的一个周期的和的时段“td2”的过渡时间间隔(根据图5的S57)的时间“T23”产生针对第二写入操作的写入命令WT_CMD。
如上所述，由后导码时段确定的时段“td2”可以被设置为后导码时段“2×tCK”加上时间段“1×tCK”。在一个实施例中，提供在时段“td2”中所包括的时间段“1×tCK”以获得在数据选通信号DQS的前导码时段期间使数据选通信号DQS触发(toggling)所需的最小时段。即使示出了数据选通信号DQS的前导码时段和数据选通信号DQS的后导码时段彼此重叠，但是也可以从用于使数据选通信号DQS触发的重叠时段中排除在数据选通信号DQS的前导码时段中的时间段“1×tCK”。因此，即使数据选通信号DQS的实际前导码时段小于“1×tCK”，也提供数据选通信号DQS的具有最小时段“1×tCK”的前导码时段。
图9示出了根据一个实施例的在图6所示的半导体器件62中所包括的终结控制电路7的配置。终结控制电路7被示出为包括第一焊盘组71<1:16>、第一终结电阻设置电路72、第二焊盘组73<1:2>和第二终结电阻设置电路74。
第一焊盘组71<1:16>可以接收或输出数据DQ。第二焊盘组73<1:2>可以接收或输出数据选通信号DQS。在其他实施例中，终结控制电路7可以被实现经由第一焊盘组71<1:16>中包括的一个或更多个焊盘来接收或输出数据选通信号DQS。
第一终结电阻设置电路72可以通过基于模式信号MODE<1:P>使用第一终结标志至第四终结标志RTT_NTRD、RTT_WR、RTT_NOM和RTT_PARK来控制连接到第一焊盘组71<1:16>的终结电阻器的阻抗值。模式信号MODE<1:P>可以被设置为具有用于各种内部操作的各种逻辑电平组合。例如，当半导体器件62执行写入操作时，第一终结电阻设置电路72可以接收具有第一逻辑电平组合的模式信号MODE<1:P>，以使用第二终结标志RTT_WR来将连接到第一焊盘组71<1:16>的终结电阻器的阻抗值控制成具有第一电阻值。当另一存储排的读取操作被执行时，可以在第一终结电阻设置电路72中使用第一终结标志RTT_NTRD。当在不产生写入命令和读取命令的情况下产生片上终结命令时，可以在第一终结电阻设置电路72中使用第三终结标志RTT_NOM。当不产生片上终结命令时，可以在第一终结电阻设置电路72中使用第四终结标志RTT_PARK。
第二终结电阻设置电路74可以通过基于测试进入信号TEN使用第三终结标志RTT_NOM来控制连接到第二焊盘组73<1:2>的终结电阻器的阻抗值。当测试进入信号TEN被激活以进入测试模式时，第二终结电阻设置电路74可以使用第三终结标志RTT_NOM将连接到第二焊盘组73<1:2>的终结电阻器的阻抗值固定为预定电阻值。
参考图10，如上所述，如果数据选通信号DQS的前导码时段和数据选通信号DQS的后导码时段彼此部分重叠以进入能够产生写入命令WT_CMD的测试模式，则当在时间点“T31”执行针对第一存储排RANK1的写入操作且在时间点“T32”执行针对第二存储排RANK2的写入操作时，与第一存储排RANK1的数据选通信号DQS连接的终结电阻器的阻抗值和与第二存储排RANK2的数据选通信号DQS连接的终结电阻器的阻抗值可以被固定为由第三终结标志RTT_NOM设置的预定值。
如上所述，当针对不同存储排的写入操作被顺序地执行时，如果数据选通信号DQS的前导码时段和数据选通信号DQS的后导码时段彼此部分重叠以进入能够产生写入命令WT_CMD的测试模式，则可以实现将连接到数据选通信号DQS的终结电阻器的阻抗值保持为恒定的半导体系统6。
在前面的详细描述中，已经描述了特定实施例。然而，本领域的普通技术人员将理解，在不脱离如所附权利要求中所阐述的本公开的范围的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图被认为是说明性的而非限制性的，并且所有这样的修改和改变旨在被包括在本公开的范围内。针对问题的任何指示的或建议的益处、优势、解决方案以及可能导致任何益处、优势或解决方案出现或变得更加明显的任何(一个或多个)要素都不应被解释为任何权利要求或所有权利要求的关键、必需或必要的特征或要素。

Claims (20)

1.一种半导体系统，包括：
半导体器件，其包括：
第一存储排，其中，所述半导体器件被配置为：响应于接收到第一写入命令而执行将第一数据写入到所述第一存储排的第一写入操作；和
第二存储排，其中，所述半导体器件被配置为：响应于接收到第二写入命令而执行将第二数据写入到所述第二存储排的第二写入操作；以及
控制器，其被配置为接收至少一个写入请求，并且响应性地产生在时间上分开的所述第一写入命令和所述第二写入命令，以使得在所述第一写入命令的产生与所述第二写入命令的产生之间的过渡时间间隔基于所述第二存储排不同于所述第一存储排并且基于写入前导码时段与写入后导码时段的比较。
2.根据权利要求1所述的半导体系统，其中，所述控制器包括存储排改变信号发生电路，所述存储排改变信号发生电路被配置为基于所述至少一个写入请求和地址信息信号来产生存储排改变信号，其中所述存储排改变信号指示所述第二存储排不同于所述第一存储排。
3.根据权利要求2所述的半导体系统，其中，所述存储排改变信号发生电路包括存储排信号发生电路，所述存储排信号发生电路被配置为基于所述至少一个写入请求来产生至少一个存储排改变信号，其中，所述至少一个存储排改变信号指示：对于所述第一写入操作，所述第一存储排被写入，以及稍后指示：对于所述第二写入操作，所述第二存储排被写入。
4.根据权利要求3所述的半导体系统，其中，所述存储排改变信号发生电路还包括存储排信号比较电路，所述存储排信号比较电路包括被配置为使所述至少一个存储排改变信号延迟的延迟电路，其中，所述存储排信号比较电路被配置为：
将被延迟的至少一个存储排改变信号与未被延迟的至少一个存储排改变信号进行比较，以确定由被延迟的至少一个存储排改变信号指示的第一存储排与由未被延迟的至少一个存储排改变信号指示的第二存储排不同。
5.根据权利要求4所述的半导体系统，其中，所述存储排信号比较电路还包括：异或XOR逻辑门，所述异或XOR逻辑门被配置为执行被延迟的至少一个存储排改变信号与未被延迟的至少一个存储排改变信号的比较，其中所述至少一个存储排改变信号使用逻辑电平组合来指示存储排信息。
6.根据权利要求1所述的半导体系统，其中，所述控制器包括寄存器电路，所述寄存器电路被配置为储存并输出：
前导码时段信号，其包括关于所述前导码时段的信息；
后导码时段信号，其包括关于所述后导码时段的信息；以及
突发长度信号，其包括关于突发长度的信息。
7.根据权利要求6所述的半导体系统，其中，所述寄存器电路还被配置为储存和输出：
写入潜伏信号，其包括关于针对写入操作的潜伏的信息。
8.根据权利要求1所述的半导体系统，其中，所述控制器包括操作时段信号发生电路，所述操作时段信号发生电路被配置为基于所述第一写入命令和包括关于突发长度的信息的突发长度信号来产生操作时段信号，其中，所述操作时段信号指示所述第一写入操作何时被执行。
9.根据权利要求1所述的半导体系统，其中，所述控制器包括命令发生电路，所述命令发生电路包括码比较器，所述码比较器被配置为基于前导码时段信号和后导码时段信号来产生比较信号，其中：
所述前导码时段信号指示所述前导码时段的长度；
所述后导码时段信号指示所述后导码时段的长度；以及
所述比较信号指示所述前导码时段与所述后导码时段中的哪一个更长。
10.根据权利要求1所述的半导体系统，其中，所述控制器包括命令发生电路，所述命令发生电路被配置为：当所述前导码时段比所述后导码时段长时，产生使得所述过渡时间间隔基于所述前导码时段的第二写入命令。
11.根据权利要求10所述的半导体系统，其中，所述过渡时间间隔是所述第一写入操作的突发长度的一半加上所述前导码时段。
12.根据权利要求1所述的半导体系统，其中，所述控制器包括命令发生电路，所述命令发生电路被配置为：当所述前导码时段比所述后导码时段短时，产生使得所述过渡时间间隔基于所述后导码时段的第二写入命令。
13.根据权利要求12所述的半导体系统，其中，所述过渡时间间隔是所述第一写入操作的突发长度的一半加上所述后导码时段加上与对所述第一数据和所述第二数据进行编码相关联的时钟的一个时钟周期。
14.一种用于控制半导体器件以连续写入到不同存储排的控制器，所述控制器包括：
命令发生电路，所述命令发生电路被配置为：
在针对第一存储排的第一写入操作正被执行的情况下，确定接下来要执行针对与所述第一存储排不同的第二存储排的第二写入操作；
基于对于所述第一写入操作的后导码时段的持续时间与对于所述第二写入操作的前导码时段的持续时间的比较来产生用于所述第二写入操作的第二写入命令。
15.根据权利要求14所述的控制器，还包括操作时段信号发生电路，所述操作时段信号发生电路被配置为基于用于所述第一写入操作的第一写入命令、突发长度信号和写入潜伏信号来产生操作时段信号，其中，所述操作时段信号指示所述第一写入操作何时被执行。
16.根据权利要求14所述的控制器，还包括存储排改变信号发生电路，所述存储排改变信号发生电路被配置为基于至少一个写入请求和地址信息信号来产生存储排改变信号，其中所述存储排改变信号指示所述第二存储排不同于所述第一存储排。
17.根据权利要求14所述的控制器，还包括寄存器电路，所述寄存器电路被配置为储存并输出：
前导码时段信号，其包括关于所述前导码时段的信息；
后导码时段信号，其包括关于所述后导码时段的信息；以及
突发长度信号，其包括关于突发长度的信息。
18.一种由控制器来执行的用于产生用来写入到与被写入的在先存储排不同的存储排的写入命令的方法，所述方法包括：
确定针对第一存储排的第一写入操作正被执行；
确定接下来在第二写入操作中要被写入到的第二存储排与所述第一存储排不同；
将数据选通信号的前导码时段的持续时间与数据选通信号的后导码时段的持续时间进行比较；以及
在使得在所述第一写入操作的开始与所述第二写入操作的开始之间的过渡时间间隔基于所述第二存储排不同于所述第一存储排的确定、且基于所述前导码时段的持续时间与所述后导码时段的持续时间的比较的时间，产生针对所述第二写入操作的写入命令。
19.根据权利要求18所述的方法，其中：
将所述前导码时段的持续时间与所述后导码时段的持续时间进行比较包括确定所述前导码时段比所述后导码时段长；以及
产生用于所述第二写入操作的写入命令包括产生使得所述过渡时间间隔是所述第一写入操作的突发长度的一半加上所述前导码时段的写入命令。
20.根据权利要求18所述的方法，其中：
将所述前导码时段的持续时间与所述后导码时段的持续时间进行比较包括确定所述前导码时段比所述后导码时段短；以及
产生用于所述第二写入操作的写入命令包括产生使得所述过渡时间间隔是所述第一写入操作的突发长度的一半加上所述后导码时段加上与对用于所述第一写入操作和所述第二写入操作的数据进行编码相关联的时钟的一个时钟周期的写入命令。
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