CN111755515A - 一种半导体器件及其形成方法 - Google Patents

一种半导体器件及其形成方法 Download PDF

Info

Publication number
CN111755515A
CN111755515A CN201910239686.2A CN201910239686A CN111755515A CN 111755515 A CN111755515 A CN 111755515A CN 201910239686 A CN201910239686 A CN 201910239686A CN 111755515 A CN111755515 A CN 111755515A
Authority
CN
China
Prior art keywords
sub
fin portion
substrate
fin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910239686.2A
Other languages
English (en)
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910239686.2A priority Critical patent/CN111755515A/zh
Publication of CN111755515A publication Critical patent/CN111755515A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件及其形成方法,包括以下步骤:提供衬底,衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部;对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一鳍部的端面的边缘区域到衬底的距离;并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡。通过该半导体器件的形成方法制成的半导体器件,第一子鳍部的一端的端面的中间区域到衬底的距离大于等于其边缘区域到衬底的距离,且第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,可以减小第一子鳍部的底部区域的受到电压击穿的几率,从而优化半导体器件的性能。

Description

一种半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种半导体器件及其形成方法。
背景技术
随着集成电路向超大规模集成电路发展,集成电路内部的电路密度越来越大,所包含的元器件数量也越来越多,元器件的尺寸也随之减小。为了进一步缩小半导体器件的尺寸,人们发展了鳍式场效应晶体管。鳍式场效应晶体管为立体结构,鳍式场效应晶体管上形成有一个或多个凸出的鳍,鳍之间设置有绝缘隔离部件,栅极横跨于鳍上且覆盖鳍的顶部和侧壁。
LDMOS(横向扩散金属氧化物半导体)是FinFET(鳍式场效应晶体管)的重要组成部分,它的漏极和栅极之间用鳍状切割掩膜隔开,因此在漏极侧施加高压不会产生击穿问题。对于LDMOS(横向扩散金属氧化物半导体)来说,聚焦电流沿翅片切割底部区域流动,翅片切割底部的形状和均匀性控制是非常重要的。
具体的,如图1、图2a和图2b所示的半导体器件,该半导体器件具体可以是LDMOS,且该LDMOS包括衬底1,及形成位于衬底1上的多个第一鳍部22,对第一鳍部22远离衬底1的一侧刻蚀后形成第一子鳍部21,在第一子鳍部21远离衬底1的一侧填充有隔离材料6。图中的箭头为电流路径,电流通过漏极7再到隔离材料6底部的第一子鳍部21,流经第一子鳍部21至源极8,漏极7和栅极9之间用鳍状切割掩膜隔开,因此在漏极7侧施加高压不会产生击穿问题。LDMOS结构中将沿第一子鳍部21的区域作为电流路径,现有技术中,在第一子鳍部21形成后,由于第一子鳍部21被刻蚀的一端形状各异,因此会引起LDMOS的变化。
因此,本发明提供一种半导体器件及其形成方法,可以较好掌控半导体器件的鳍部的形状和均匀性,使得半导体器件的性能更好。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法,解决现有技术中制造半导体器件时,无法很好控制鳍部的表面的均匀性和形状的问题。
为解决上述技术问题,本发明提供一种半导体器件的形成方法,包括以下步骤:
提供衬底,衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部;
对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一子鳍部的端面的边缘区域到衬底的距离;并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡。
采用上述技术方案,对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一鳍部的端面的边缘区域到衬底的距离,并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,因而聚焦电流沿第一子鳍部的底部区域流动时,可以减小第一子鳍部的底部区域的受到电压击穿的几率,从而优化半导体器件的性能。
进一步地,对第一子鳍部远离衬底的一端进行调整后,还包括:对端面进行光滑工艺处理。
采用上述技术方案,第一子鳍部远离衬底的一端进行调整后,对端面进行光滑工艺处理,可以使得第一子鳍部远离衬底的一端的均匀性更好,使得半导体器件的性能更好,以使其适应不同的使用场景。
进一步地,对第一子鳍部远离衬底的一端进行调整,包括:对第一子鳍部的一端进行离子束刻蚀工艺,和/或,对第一子鳍部的一端进行沉积工艺;使端面呈平面或呈凸出于远离衬底一侧的弧面
采用上述技术方案,对第一子鳍部远离衬底的一端进行调整,包括:对第一子鳍部的一端进行离子束刻蚀工艺,和/或,对第一子鳍部的一端进行沉积工艺,使端面呈平面或呈凸出于远离衬底一侧的弧面,从而使得端面不存在毛刺或尖角,使得半导体器件的性能更好。
进一步地,形成第一子鳍部,包括:在衬底上形成有第一鳍部;刻蚀去除部分厚度的第一鳍部,形成刻蚀凹槽,将刻蚀凹槽与衬底之间的鳍部作为第一子鳍部。
采用上述技术方案,刻蚀第一鳍部,形成刻蚀凹槽,方便后续在刻蚀凹槽内沉积牺牲层。
进一步地,对第一子鳍部远离衬底的一端进行调整之前,还包括:在刻蚀凹槽的侧壁沉积牺牲层。
采用上述技术方案,在刻蚀凹槽的侧壁沉积牺牲层,可使得刻蚀凹槽的内壁比较均匀,进而使得第一子鳍部的性能更好。
进一步地,衬底上还形成有第二鳍部,在刻蚀凹槽的侧壁沉积牺牲层时,还包括:在第二鳍部的周侧沉积牺牲层。
采用上述技术方案,衬底上还形成有第二鳍部,在刻蚀凹槽的侧壁沉积牺牲层时,还包括:在第二鳍部的周侧沉积牺牲层,通过第二鳍部的周侧沉积牺牲层可以有效地避免在对第一子鳍部进行刻蚀时对第二鳍部造成影响。
进一步地,第一子鳍部远离衬底的一端进行调整之后,还包括:对第一子鳍部进行阈值电压调节离子注入。
采用上述技术方案,第一子鳍部远离衬底的一端进行调整之后,还包括:对第一子鳍部进行阈值电压调节离子注入,通过对第一子鳍部进行阈值电压调节离子注入,可以使得第一子鳍部的电压阈值相应的变化,以适应不同的使用场景。
进一步地,对第一子鳍部进行阈值电压调节离子注入后,还包括:对第一子鳍部进行退火处理;和/或,采用湿法清洗清洗第一子鳍部,以使第一子鳍部的端面光滑。采用上述技术方案,对第一子鳍部进行退火处理;和/或采用湿法清洗清洗第一子鳍部,以使第一子鳍部远离衬底一端光滑,进而使得第一子鳍部的端面光滑,以使第一子鳍部的电压阈值相应的变化,以适应不同的使用场景。
进一步地,离子束刻蚀工艺中的离子包括以下任一种惰性离子、氢离子、硼离子;
阈值电压调节离子包括Ⅲ族离子和/或Ⅴ族离子。
采用上述技术方案,离子束刻蚀工艺中的离子包括以下任一种惰性离子、氢离子、硼离子,使得离子束刻蚀掉第一子鳍部上的毛刺或尖角,进而使得第一子鳍部的端面平滑过渡,且离子束不会影响第一子鳍部的化学性能。
另外,阈值电压调节离子包括Ⅲ族离子和/或Ⅴ族离子,Ⅲ族离子和/或Ⅴ族离子注入到第一子鳍部之后,可以使得第一子鳍部的电压阈值相应的变化,以适应不同的使用场景。
进一步地,本发明还提供一种半导体器件,半导体器件基于上述的半导体器件的形成方法形成。
采用上述技术方案,本发明提供的半导体器件,基于上述半导体器件的形成方法制成,衬底上形成有第一子鳍部,在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,使得第一子鳍部的底部区域的受到电压击穿的几率较小,因而该半导体器件的性能较佳。
本发明的有益效果是:
本发明提供一种半导体器件的形成方法,包括以下步骤:提供衬底,衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部;对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一鳍部的端面的边缘区域到衬底的距离;并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡。本发明提供的半导体器件的形成方法制成的半导体器件,对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一鳍部的端面的边缘区域到衬底的距离,且第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,因而聚焦电流沿第一子鳍部的底部区域流动时,可以减小第一子鳍部的底部区域的受到电压击穿的几率,从而优化半导体器件的性能。这种半导体器件的形成方法有效解决了现有技术中制造半导体器件时,无法很好控制鳍部表面的均匀性和形状的问题。
另外,本发明还提供一种半导体器件,基于上述半导体器件的形成方法制成,该半导体器件在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,因而聚焦电流沿第一子鳍部的底部区域流动时,可以减小第一子鳍部的底部区域的受到电压击穿的几率,从而优化半导体器件的性能。
附图说明
图1为现有技术中的一种半导体器件的俯视结构示意图;
图2a为图1所示的半导体器件在Y轴方向的剖面结构示意图;
图2b为与图2a对应的半导体器件的第一子鳍部在X轴方向的剖面结构示意图;
图3为本发明实施例提供的半导体器件的形成方法的流程图;
图4a-7a为本发明实施例提供的半导体器件的制作工艺流程示意图,其中,半导体器件的剖面方向为Y轴方向;
图4b-7b为与图4a-7a对应的半导体器件的第一子鳍部的制作工艺流程示意图,其中,半导体器件的剖面方向为X轴方向。
附图标记:
1:衬底;21:第一子鳍部;211:端面;22:第一鳍部;23:第二鳍部;3:刻蚀凹槽;4:牺牲层;5:半导体器件;6:隔离材料;7:漏极;8:源极;9:栅极。
具体实施方式
下面通过附图对本发明的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或者位置关系,仅是为了便于描述本发明和简化描述,而不是为了指示或者暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或者暗示相对重要性。
在本发明的描述中,需要说明的是,除非有另有明确的规定和限制,术语“安装”、“相连”、“连接”应作广义理解,例如可以是固定连接,也可以是可拆卸连接,或一体连接;可以是机械连接,也可以是电连接;可以是直接连接,也可以是通过中间媒介连接,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的含义。
为解决现有技术中制造半导体器件时,无法很好控制鳍部的表面的均匀性和形状的问题。
如图3所示,本发明中的实施例提供一种半导体器件的形成方法,其包括以下步骤:
S11:提供衬底,衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部。
如图4a、图4b、图5a和图5b所示,提供衬底1,衬底1上形成有去除部分厚度的鳍部后形成的第一子鳍部21。
具体的,在衬底1上形成第一子鳍部21,包括:如图4a和图4b所示,在衬底1上形成有第一鳍部22。然后,如图5a和图5b所示,刻蚀去除部分厚度的第一鳍部22,形成刻蚀凹槽3,将刻蚀凹槽3与衬底1之间的鳍部作为第一子鳍部21。具体的刻蚀去除部分厚度的第一鳍部22时,可以是先在第一鳍部22上形成刻蚀图案,然后沿着刻蚀图案的形状刻蚀出后续要用的刻蚀凹槽3的形状以及第一子鳍部21的形状。
另外,刻蚀去除部分厚度的第一鳍部22时,该厚度的具体数值可以根据后续需要形成的第一子鳍部21的高度决定,其具体可根据实际需要选择,本实施例对此不作限定。
需要理解的是,图5a中的第一子鳍部21为图5b中的刻蚀凹槽3与衬底1之间的鳍部。
S12:对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一子鳍部的端面的边缘区域到衬底的距离;并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡。
如图7a和图7b所示,对第一子鳍部21远离衬底1的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部21的一端的端面211的中间区域到衬底1的距离,S2为第一子鳍部21的端面211的边缘区域到衬底1的距离;并且在垂直于第一子鳍部21的长度方向形成的截面中,第一子鳍部21远离衬底1一侧的轮廓线呈平滑过渡。
进一步地,本实施例中,对第一子鳍部21远离衬底1的一端进行调整,包括:对第一子鳍部21的一端进行离子束刻蚀工艺,和/或,对第一子鳍部21的一端进行沉积工艺;使得端面211呈平面或呈凸出于远离衬底1一侧的弧面。
具体的,为使得聚焦电流沿第一子鳍部21的底部区域流动时,第一子鳍部21的底部区域的受到电压击穿的几率较小,可以使端面211呈平面或呈凸出于远离衬底1一侧的弧面,从而使得半导体器件5的性能更好。
本实施例中,第一种方法可以是对第一子鳍部21远离衬底的一端进行离子束刻蚀工艺,通过离子束刻蚀掉该一端上的棱角或尖刺,即使第一子鳍部21远离衬底1的一端的端面211呈平面或呈凸出于远离衬底1一侧的弧面。
需要理解的是,离子束刻蚀工艺中的离子具体的可以是惰性离子、氢离子或者硼离子,惰性离子具体可以是氩离子、氦离子等,满足离子束刻蚀掉第一子鳍部21的端面211的尖刺,可使得第一子鳍部21的端面211的形状呈平面形状或凸出于衬底1的一侧的弧面即可,该离子束刻蚀工艺离子具体根据实际需要选择。另外,离子的选择,既需要满足离子刻蚀掉第一子鳍部21端面211的尖刺后,可使得第一子鳍部21的端面211的形状呈平面形状或凸出于远离衬底1的一侧的弧面;也需要满足不会影响第一子鳍部21的电性等其他性能的条件。
再具体的,本实施例中,第二种方法可以是对第一子鳍部21远离衬底1的一端进行沉积工艺,使第一子鳍部21远离衬底1的一端的端面211呈平面形状或凸出于远离衬底1的一侧的弧面,也就是说通过沉积工艺来填充第一子鳍部21端面211上的凹点或槽点或空洞,使第一子鳍部21远离衬底1的一侧呈平面形状或凸出于远离衬底1的一侧弧面。沉积工艺可以为气相沉积或者其他沉积工艺,具体根据实际需要选择。
具体的,使端面211呈平面或呈凸出于远离衬底1一侧的弧面的方法,也可以不仅限于本实施例给出的上述调整方法,具体根据实际需要选择。
需要理解的是,当第一子鳍部21远离衬底21的一端的端面211平滑过渡时,聚焦电流沿第一子鳍部21的底部区域流动时,可以减小第一子鳍部21的底部区域的受到电压击穿的几率,从而优化半导体器件5的性能。
如图7a和图7b所示,对第一子鳍部21远离衬底1的一端进行调整后,还包括:对端面211进行光滑工艺处理。
具体的,由于第一子鳍部21的端面211的均匀性控制在半导体器件5的制造工艺中比较重要,第一子鳍部21的均匀性对半导体器件5的性能会产生比较重要的影响。因此,为使得半导体器件5的性能更好。在实际制作工艺中,需要对第一子鳍部21远离衬底1的一端的端面211进行光滑工艺处理,使第一子鳍部21远离衬底1一侧的端面211更加光滑。
在本实施例中,第一子鳍部21远离衬底1一侧的端面211更加光滑,也就是说整个第一子鳍部21的端面211均匀性较高,不存在凸点或凹点,也就是说整个第一子鳍部21的端面211的粗糙度比较低,使得聚焦电流沿第一子鳍部21的底部区域流动时,可以减小第一子鳍部21的底部区域的受到电压击穿的几率,从而优化半导体器件5的性能,以使其适应不同的使用场景。
如图6a和图6b所示,进一步地,对第一子鳍部21远离衬底1的一端进行调整之前,还包括:在刻蚀凹槽3的侧壁沉积牺牲层4。在刻蚀凹槽3的侧壁沉积牺牲层4以保护该侧壁不受影响。
如图6a所示,进一步地,衬底1上还形成有第二鳍部23,在刻蚀凹槽3的侧壁沉积牺牲层4时,还包括:在第二鳍部23的周侧沉积牺牲层4。在第二鳍部23的周侧沉积牺牲层4,通过在第二鳍部23的周侧沉积牺牲层4,可以有效地避免后续在对第一子鳍部21进行离子束刻蚀工艺时对第二鳍部23造成影响。
具体的,牺牲层4的材料可以为碳化硅或者氮化硅等,具体视情况选择,本实施例对此不作具体限定。另外,衬底1的材料具体可以是多晶硅、氮化硅、氧化硅等材料,本实施例对此不作具体限定。
进一步地,本实施例中,第一鳍部22和第二鳍部23的上方还可以依次沉积有氧化膜层和介质层,氧化膜层的材料可以为氧化硅或者氮氧化硅,介质层的材料可以为氮化硅或者氮化硼,本实施例对此不作具体限定。
另外,在对第一鳍部22进行刻蚀时,还包括对该氧化膜层和介质层进行刻蚀。
进一步地,如图7a和图7b所示,第一子鳍部21远离衬底1的一端进行调整之后,还包括:对第一子鳍部21进行阈值电压调节离子注入。通过对第一子鳍部21进行阈值电压调节离子注入,可以使得第一子鳍部21的电压阈值产生相应的变化,以适应不同的使用场景。阈值电压调节离子包括Ⅲ族离子和/或Ⅴ族离子,Ⅲ族离子和/或Ⅴ族离子注入到第一子鳍部21之后,可以使得第一子鳍部21的电压阈值产生相应的变化,以适应不同的使用场景。
本实施例中,第一子鳍部21的电压阈值相应的变化具体可以是:使得第一子鳍部21的电压阈值增高或者使得第一子鳍部21的电压阈值减小。
需要理解的是,当阈值电压调节离子为Ⅲ族离子时,使得第一子鳍部21的电压阈值增高;当阈值电压调节离子为Ⅴ族离子时,使得第一子鳍部21的电压阈值增高。具体根据实际需要选择,本实施例对此不作具体限定。
进一步地,如图7a和图7b所示,对第一子鳍部21进行阈值电压调节离子注入后,还包括:对第一子鳍部21进行退火处理;和/或,采用湿法清洗清洗第一子鳍部21,以使第一子鳍部21的端面211光滑。为使得第一子鳍部21远离衬底1一侧的端面211光滑,进而可以使得第一子鳍部21的电压阈值产生相应的变化,以适应不同的使用场景。
具体的,可以对第一子鳍部21进行退火处理。或者,用湿法清洗清洗第一子鳍部21,以使第一子鳍部21远离衬底1一侧的端面211光滑。或者,对第一子鳍部21进行退火处理,然后用湿法清洗清洗第一子鳍部21,以使第一子鳍部21远离衬底1一侧的端面211光滑。
如图7a和图7b所示,本实施例还提供一种半导体器件5,半导体器件5包括衬底1,衬底1上形成有第一子鳍部21,半导体器件5基于上述的半导体器件5的形成方法形成,下面将对半导体器件5的形成工艺流程做简单介绍。
如图4a和图4b所示,提供衬底1,在衬底1上形成有第一鳍部22。
如图5a和图5b所示,刻蚀去除部分厚度的第一鳍部22,形成刻蚀凹槽3,将刻蚀凹槽3与衬底1之间的鳍部作为第一子鳍部21。
如图6a和图6b所示,在刻蚀凹槽3的侧壁沉积牺牲层4。
具体的,在刻蚀凹槽3的侧壁沉积牺牲层4,且刻蚀凹槽3的内壁比较均匀,进而使得第一子鳍部21的性能更好。
如图6a所示,衬底1上还形成有第二鳍部23,在刻蚀凹槽3的侧壁沉积牺牲层4时,还包括:在第二鳍部23的周侧沉积牺牲层4。在第二鳍部23的周侧沉积牺牲层4,通过在第二鳍部23的周侧沉积牺牲层4,可以有效避免后续在对第一子鳍部21进行离子束刻蚀工艺时对第二鳍部23造成影响。
如图7a和图7b所示,对第一子鳍部21远离衬底1的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部21的一端的端面211的中间区域到衬底1的距离,S2为第一子鳍部21的端面211的边缘区域到衬底1的距离;并且在垂直于第一子鳍部21的长度方向形成的截面中,第一子鳍部21远离衬底1一侧的轮廓线呈平滑过渡。
也就是说,第一子鳍部21的截面的轮廓可以呈如图7a所示的弧面,也可以呈平面(图中未给出该示意图)。只要满足第一子鳍部21远离衬底1一侧的轮廓线呈平滑过渡即可,本实施例对第一子鳍部21的一端的端面211的形状不做具体限定。
需要理解的是,当第一子鳍部21远离衬底21的一端的端面211平滑过渡时,聚焦电流沿第一子鳍部21的底部区域流动时,可以减小第一子鳍部21的底部区域的受到电压击穿的几率,从而优化半导体器件5的性能。
进一步地,如图7a和图7b所示,可以对第一子鳍部21的一端进行离子束刻蚀工艺,和/或,对第一子鳍部21的一端进行沉积工艺;使端面211呈平面或呈凸出于远离衬底1一侧的弧面。
进一步地,如图7a和图7b所示,在对第一子鳍部21远离衬底1的一端进行调整之后,对第一子鳍部21进行阈值电压调节离子注入。通过对第一子鳍部21进行阈值电压调节离子注入,可以使得第一子鳍部21的电压阈值产生相应的变化,以适应不同的使用场景。
进一步地,如图7a和图7b所示,对第一子鳍部21进行阈值电压调节离子注入后,对第一子鳍部21进行退火处理;和/或,采用湿法清洗清洗第一子鳍部21,以使第一子鳍部21的一端光滑。
总的来说,本实施例提供的半导体器件5,基于上述半导体器件5的形成方法制成,该半导体器件5的第一子鳍部21呈平面形状或凸出于远离衬底1的一侧的弧面,也就是说,沿着半导体器件5,在竖直方向上看,第一子鳍部21远离衬底1的一侧的端面211的形状连续圆滑过渡,而不存在尖刺、棱角等不规则形状。
比如,第一子鳍部21远离衬底1的一侧的端面211的形状可以呈平面形状或者半圆形或者S型等圆滑型的端面211,聚焦电流沿第一子鳍部21的底部区域流动时,可以减小第一子鳍部21的底部区域的受到电压击穿的几率。使得第一子鳍部21的底部区域的受到电压击穿的几率较小,因而该半导体器件5的性能较佳。
本实施例提供的半导体器件的形成方法,包括以下步骤:提供衬底,衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部;对第一子鳍部远离衬底的一端进行调整,使得S1≥S2,其中,S1为第一子鳍部的一端的端面的中间区域到衬底的距离,S2为第一鳍部的端面的边缘区域到衬底的距离;并且在垂直于第一子鳍部的长度方向形成的截面中,第一子鳍部远离衬底一侧的轮廓线呈平滑过渡。
本实施例提供的半导体器件的形成方法制成的半导体器件,其第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,因而聚焦电流沿第一子鳍部的底部区域流动时,可以减小第一子鳍部的底部区域的受到电压击穿的几率,从而优化半导体器件的性能。并且本发明提供的半导体器件的其形成方法,有效解决了现有技术中制造半导体器件时,无法很好控制第一子鳍部的端面的均匀性和形状的问题。
另外,本实施例还提供一种半导体器件,基于上述半导体器件的形成方法制成,该半导体的第一子鳍部远离衬底一侧的轮廓线呈平滑过渡,使得第一子鳍部的底部区域的受到电压击穿的几率较小,因而该半导体器件的性能较佳。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (10)

1.一种半导体器件的形成方法,包括以下步骤:
提供衬底,所述衬底上形成有去除部分厚度的鳍部后形成的第一子鳍部;
对所述第一子鳍部远离所述衬底的一端进行调整,使得S1≥S2,其中,S1为所述第一子鳍部的所述一端的端面的中间区域到所述衬底的距离,S2为所述第一子鳍部的所述端面的边缘区域到所述衬底的距离;并且
在垂直于所述第一子鳍部的长度方向形成的截面中,所述第一子鳍部远离所述衬底一侧的轮廓线呈平滑过渡。
2.根据权利要求1所述的半导体器件的形成方法,其特征在于,对所述第一子鳍部远离所述衬底的一端进行调整后,还包括:对所述端面进行光滑工艺处理。
3.根据权利要求1所述的半导体器件的形成方法,其特征在于,对所述第一子鳍部远离所述衬底的一端进行调整,包括:
对所述第一子鳍部的所述一端进行离子束刻蚀工艺,和/或,对所述第一子鳍部的所述一端进行沉积工艺;
使所述端面呈平面或呈凸出于远离所述衬底一侧的弧面。
4.根据权利要求1-3任意一项所述的半导体器件的形成方法,其特征在于,形成所述第一子鳍部,包括:
在所述衬底上形成有第一鳍部;
刻蚀去除部分厚度的所述第一鳍部,形成刻蚀凹槽,将所述刻蚀凹槽与所述衬底之间的鳍部作为所述第一子鳍部。
5.根据权利要求4所述的半导体器件的形成方法,其特征在于,对所述第一子鳍部远离所述衬底的一端进行调整之前,还包括:在所述刻蚀凹槽的侧壁沉积牺牲层。
6.根据权利要求5所述的半导体器件的形成方法,其特征在于,所述衬底上还形成有第二鳍部,在所述刻蚀凹槽的侧壁沉积牺牲层时,还包括:在所述第二鳍部的周侧沉积牺牲层。
7.根据权利要求3所述的半导体器件的形成方法,其特征在于,对所述第一子鳍部远离所述衬底的一端进行调整之后,还包括:对所述第一子鳍部进行阈值电压调节离子注入。
8.根据权利要求7所述的半导体器件的形成方法,其特征在于,对所述第一子鳍部进行阈值电压调节离子注入后,还包括:对所述第一子鳍部进行退火处理;和/或
采用湿法清洗清洗所述第一子鳍部,以使所述第一子鳍部的所述端面光滑。
9.根据权利要求7所述的半导体器件的形成方法,其特征在于,所述离子束刻蚀工艺中的离子包括惰性离子、氢离子、硼离子中的至少一种;
所述阈值电压调节离子包括Ⅲ族离子和/或Ⅴ族离子。
10.一种半导体器件,其特征在于,所述半导体器件基于权利要求1-9任意一项所述的半导体器件的形成方法形成。
CN201910239686.2A 2019-03-27 2019-03-27 一种半导体器件及其形成方法 Pending CN111755515A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910239686.2A CN111755515A (zh) 2019-03-27 2019-03-27 一种半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910239686.2A CN111755515A (zh) 2019-03-27 2019-03-27 一种半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN111755515A true CN111755515A (zh) 2020-10-09

Family

ID=72671603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910239686.2A Pending CN111755515A (zh) 2019-03-27 2019-03-27 一种半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN111755515A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064379A1 (en) * 2014-09-03 2016-03-03 Semiconductor Manufacturing International (Shanghai) Corporation Fin field-effect transistors and fabrication methods thereof
CN105719969A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN107785262A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064379A1 (en) * 2014-09-03 2016-03-03 Semiconductor Manufacturing International (Shanghai) Corporation Fin field-effect transistors and fabrication methods thereof
CN105719969A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN107785262A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Similar Documents

Publication Publication Date Title
US7696051B2 (en) Method of fabricating a MOSFET having doped epitaxially grown source/drain region on recessed substrate
US5219777A (en) Metal oxide semiconductor field effect transistor and method of making the same
US7423321B2 (en) Double gate MOSFET device
US7524725B2 (en) Vertical transistor of semiconductor device and method for forming the same
KR100720232B1 (ko) 핀 구조의 반도체 소자의 형성방법
US11929398B2 (en) FinFET structure and method for manufacturing thereof
KR20120086700A (ko) 초고밀도 전력 트렌치 mosfet
US6291310B1 (en) Method of increasing trench density for semiconductor
US20220367351A1 (en) Semiconductor structure and method for forming thereof
US20090140374A1 (en) Semiconductor device with improved control ability of a gate and method for manufacturing the same
CN112242305A (zh) 半导体器件及其制造方法
US8058128B2 (en) Methods of fabricating recessed channel metal oxide semiconductor (MOS) transistors
US5869375A (en) Transistor fabrication method
CN111755515A (zh) 一种半导体器件及其形成方法
KR20110018510A (ko) 반도체 소자 및 그 제조 방법
CN111261517B (zh) 半导体结构及其形成方法
CN112750699A (zh) 半导体结构及其制作方法
KR101128915B1 (ko) 반도체 소자의 형성방법
JP2019165196A (ja) ピラー構造を有するトランジスタデバイス
JPH08255902A (ja) 絶縁ゲート型半導体装置とその製造方法
US9496358B2 (en) Semiconductor device and fabrication method therefor
CN220755376U (zh) 一种半导体器件
KR0146276B1 (ko) 모스펫 제조방법
KR100861280B1 (ko) 반도체 소자의 제조방법
CN115832020A (zh) 半导体器件的制作方法以及半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination