CN111741241A - 图像处理系统、图像传感器以及驱动图像传感器的方法 - Google Patents

Abstract

本申请提供了一种图像处理系统、图像传感器以及用于驱动图像传感器的方法。图像传感器包括：像素阵列，其包括多个第一像素和第二像素；以及行解码器，其被配置为将第二行选择信号提供给第二像素和在合并模式下与第二像素耦接到相同的列线并且与第二像素同时被访问的第一像素，并且将第一行选择信号提供给剩余的第一像素。

Description

图像处理系统、图像传感器以及驱动图像传感器的方法

相关申请的交叉引用

本申请要求基于在2019年3月25日提交的申请号为10-2019-0033531的韩国专利申请的优先权，其全部内容通过引用整体合并于此。

技术领域

所公开技术的实施例总体上涉及图像处理系统、图像传感器以及用于驱动图像传感器的方法，并且更具体地，涉及包括正常模式和合并(binning)模式的图像处理系统、图像传感器以及用于驱动图像传感器的方法。

背景技术

图像感测设备通常使用对光起反应的半导体特性来捕获至少一个图像。近年来，随着计算机行业和通信行业的不断发展，在例如智能手机、数码相机、游戏机、物联网(IoT)、机器人、监控摄像机、医疗微型摄像机等等的各个领域中对高质量和高性能的图像传感器的需求正在迅速增长。

图像传感器可以大致分为基于电荷耦合器件(CCD)的图像传感器和基于互补金属氧化物半导体(CMOS)的图像传感器。CCD图像传感器在噪声和图像质量方面可能优于CMOS图像传感器。然而，CMOS图像传感器可以比CCD图像传感器更容易驱动，并且可以使用比CCD图像传感器更多的扫描方案来实现。另外，CMOS图像传感器可以允许将信号处理电路集成到单个芯片中，使得CMOS图像传感器可以容易地被制造为小尺寸产品、具有非常低的功耗并且与CMOS制造兼容技术，从而降低了生产成本。近年来，CMOS图像传感器已经被设计为与移动设备更兼容，使得CMOS图像感测设备已经被广泛研究并且迅速被广泛使用。

发明内容

所公开技术的各种实施例旨在提供一种图像处理系统、图像传感器以及用于驱动图像传感器的方法，该图像处理系统、图像传感器以及用于驱动图像传感器的方法基本上解决了由于相关技术的局限和缺点而导致的一个或更多个问题。

所公开技术的实施例涉及即使在合并模式下也能够执行自动聚焦操作的图像处理系统、图像传感器以及用于驱动图像传感器的方法。

根据所公开技术的一个实施例，一种图像传感器包括：像素阵列，其包括多个第一像素和第二像素；以及行解码器，其被配置为将第二行选择信号提供给第二像素和在合并模式下与第二像素耦接到相同的列线并且与第二像素同时被访问的第一像素，并且将第一行选择信号提供给剩余的第一像素。

第二行选择信号可以以如下方式被控制：与第二像素的相位检测像素同时被访问的第一像素的彩色像素的像素信号不被输出到列线。

第二行选择信号可以在与第二像素的相位检测像素相对应的区段中具有高电平，而在与和相位检测像素同时被访问的第一像素的彩色像素相对应的区段中具有低电平。

第一像素中的每个第一像素可以是设置有多个彩色像素的共享像素。第二像素可以是设置有至少一个相位检测像素的共享像素。

设置在第一像素的每个第一像素中的多个彩色像素可以以拜耳模式(Bayerpattern)布置。设置在第二像素中的相位检测像素可以布置在拜耳模式的绿色像素的位置。

设置在第二像素中的相位检测像素可以是半遮蔽像素。

行解码器可以包括：第一信号发生器，其被配置为产生将行选择输入信号传输到由行地址信号选择的至少一个行的第一行选择信号；以及第二信号发生器，其被配置为基于指示合并模式是否被激活的合并使能信号、由第一像素与第二像素之间的布置关系决定的像素位置信号、第一行选择信号和像素掩蔽信号来产生第二行选择信号，其中通过该像素掩蔽信号来控制与第二像素的相位检测像素同时被访问的第一像素的彩色像素的像素信号不被输出到列线。

第二信号发生器可以包括输出选择电路，该输出选择电路被配置为基于合并使能信号和像素位置信号来产生第一复用器(MUX)选择信号，并且可以基于合并使能信号和像素位置信号的反相值来产生第二复用器(MUX)选择信号。

第二信号发生器还可以包括多个多路复用器，其被配置为经由选择端子接收第一多路复用器(MUX)选择信号和第二多路复用器(MUX)选择信号中的任意一个。每个多路复用器选择第一行选择信号以及基于第一行选择信号和像素掩蔽信号产生的特定信号中的任意一个，并且输出选中的信号作为第二行选择信号。

接收第一多路复用器(MUX)选择信号的多路复用器可以将第二行选择信号输出到第二像素。接收第二多路复用器(MUX)选择信号的多路复用器可以将第二行选择信号输出到第一像素。

像素掩蔽信号可以在输出第二像素的相位检测像素的像素信号的区段中具有低电平。

行解码器可以包括：第一信号发生器，其被配置为产生将第一行选择输入信号传输到由行地址信号选择的至少一个行的第一行选择信号；以及第二信号发生器，其被配置为基于指示合并模式是否被激活的合并使能信号、由第一像素与第二像素之间的布置关系决定的像素位置信号、第一行选择信号以及第二行选择输入信号来产生第二行选择信号，其中所述第二行选择输入信号提供如下时间点：在该时间点处防止与第二像素的相位检测像素同时被访问的第一像素的每个彩色像素的像素信号被输出到列线。

第二信号发生器可以包括输出选择电路，该输出选择电路被配置为基于合并使能信号和像素位置信号来产生第一复用器(MUX)选择信号，并且可以基于合并使能信号和像素位置信号的反相值来产生第二复用器(MUX)选择信号。

第二信号发生器还可以包括多个多路复用器，其被配置为经由选择端子接收第一多路复用器(MUX)选择信号和第二多路复用器(MUX)选择信号中的任意一个。每个多路复用器选择第一行选择信号以及基于第二行选择信号和行地址信号产生的初步(preliminary)行选择信号中的任意一个，并且输出选中的信号作为第二行选择信号。

接收第一多路复用器(MUX)选择信号的多路复用器可以将第二行选择信号输出到第二像素。接收第二多路复用器(MUX)选择信号的多路复用器可以将第二行选择信号输出到第一像素。

初步行选择信号可以在输出第二像素的相位检测像素的像素信号的区段中具有低电平。

根据公开技术的另一个实施例，一种用于驱动设置有包括多个第一像素和第二像素的像素阵列的图像传感器的方法包括：产生第二行选择信号，该第二行选择信号被提供给第二像素和在合并模式下与第二像素耦接到相同的列线并且与第二像素同时被访问的第一像素，以及产生被提供给剩余的第一像素的第一行选择信号。

产生第二行选择信号的步骤可以包括基于像素掩蔽信号和第一行选择信号来产生第二行选择信号，其中，像素掩蔽信号仅在输出第二像素的相位检测像素的像素信号的区段中具有低电平。

产生第二行选择信号的步骤可以包括：产生在输出第二像素的相位检测像素的像素信号的区段中具有低电平的初步行选择信号作为第二行选择信号。

根据所公开技术的又一个实施例，图像处理系统包括图像传感器和图像信号处理器。该图像传感器包括：像素阵列，其设置有多个第一像素和第二像素；以及行解码器，其将第二行选择信号提供给第二像素和在合并模式下与第二像素耦接至相同的列线并且与第二像素同时被访问的第一像素，并且将第一行选择信号提供给剩余的第一像素。图像信号处理器在合并模式下使用第二像素的图像来检测相位差。

根据所公开技术的又一个实施例，图像传感器包括：第一子像素阵列、包括相位检测子像素的第二子像素阵列，其中第一子像素阵列和第二子像素阵列电耦接到列线和不同的行选择线；以及解码器，其被配置为在合并模式下经由行选择线同时向第一子像素阵列和第二子像素阵列分别提供第一行选择信号和第二行选择信号。第二行选择信号允许在第二子像素阵列之内的子像素经由列线顺序地输出像素信号。除了与在第一子像素阵列和第二子像素阵列之内的相位检测子像素具有用于输出像素信号的相同轮次(turn)的子像素以外，第一行选择信号允许在第一子像素阵列之内的子像素经由列线顺序地输出像素信号。

应当理解，所公开技术的前述一般描述和以下详细描述都是说明性和解释性的，并且旨在提供对所要求保护的本公开的进一步解释。

附图说明

当结合附图考虑时，所公开技术的上述和其他特征以及有益方面参考下面的详细描述将变得明显。

图1是示出根据所公开技术的一个实施例的图像传感器的框图。

图2是示出图1中所示的像素阵列的详细结构图。

图3是示出图2中所示的第一像素或第二像素的详细电路图。

图4是示出图2中所示的像素组PG以及用于将行选择信号供给像素组PG的线结构的一个示例的结构图。

图5是示出根据所公开技术的一个实施例的、用于在正常模式下驱动像素组PG的方法的时序图。

图6是示出根据所公开技术的一个实施例的、用于在合并模式下驱动像素组PG的方法的时序图。

图7是示出根据所公开技术的一个实施例的行解码器的示意图。

图8是示出根据所公开技术的实施例的、图7中所示的第二信号发生器的一个示例的电路图。

图9是示出根据所公开技术的实施例的、图8中所示的第二信号发生器的操作的时序图。

图10是示出根据所公开技术的一个实施例的行解码器的一个示例的示意图。

图11是示出图10中所示的第二信号发生器的一个示例的电路图。

图12是示出图11中所示的第二信号发生器的操作的时序图。

具体实施方式

现在将详细参考所公开技术的实施例，其示例在附图中示出。只要有可能，在所有附图中使用相同的附图标记表示相同或相似的部件。尽管本公开易于进行各种修改和替代形式，但是在附图中通过示例的方式示出了其具体实施例。然而，本公开不应被解释为限于本文中所阐述的实施例，而是相反，本公开旨在覆盖落入实施例的精神和范围内的所有修改、等同形式和替代形式。在附图中，为了便于描述和清楚起见，可能放大了元件的尺寸和形状。

图1是示出根据所公开技术的一个实施例的图像传感器100的框图。

参考图1，图像传感器100可以包括像素阵列110、行解码器120、相关双采样(CDS)电路130、模数转换器(ADC)140、输出缓冲器150、列解码器160和时序控制器170。在这种情况下，图像传感器100的上述元件仅是示例，并且必要时，可以将一些元件添加到图像传感器100或从图像传感器100中省略。

像素阵列110可以包括以二维(2D)形状布置的多个像素。每个像素可以将入射光转换成电信号。像素阵列110可以从行解码器120接收包括行选择信号、像素复位信号、传输(Tx)信号等的驱动信号，并且可以由从行解码器接收的驱动信号来驱动。

行解码器120可以在时序控制器170的控制下从像素阵列110选择至少一个行。行解码器120可以产生行选择信号以选择多个行中的至少一个。行解码器120可以顺序地对用于与至少一个选中行相对应的像素的像素复位信号以及用于这些像素的传输(Tx)信号进行使能。结果，从选中行的每个像素产生的模拟型参考信号和图像信号可以被顺序地传输到CDS电路130。在这种情况下，参考信号和图像信号可以被统称为：像素信号。

CDS电路130可以对从像素阵列110传送到多个列线中的每个列线的参考信号和图像信号进行顺序地采样并保持。即，CDS电路130可以对与像素阵列110的每一列相对应的参考信号的电平和图像信号的电平进行采样并保持。

CDS电路130可以在从时序控制器170接收到控制信号时将与针对每一列的参考信号和图像信号相对应的相关双采样(CDS)信号传输到ADC 140。

ADC 140可以从CDS电路130接收针对每一列的CDS信号，可以将接收到的CDS信号转换成数字信号，并因此可以输出数字信号。ADC 140可以基于针对每一列的CDS信号和从时序控制器170接收的斜坡信号来执行计数操作和计算操作，使得ADC 140可以产生从中消除了与每一列相对应的噪声(例如，针对每个像素的唯一复位噪声)的数字图像数据。

ADC 140可以包括与像素阵列110的各个列相对应的多个列计数器，并且可以使用列计数器将针对每一列的CDS信号转换成数字信号。根据一个实施例，ADC 140可以包括单个全局计数器，并且可以使用从全局计数器接收的全局代码将与每一列相对应的CDS信号转换为数字信号。

输出缓冲器150可以接收从ADC 140接收针对每一列的图像数据，可以捕获所接收的图像数据，并且可以输出所捕获的图像数据。当从时序控制器170接收到控制信号时，输出缓冲器150可以暂时储存从ADC 140输出的图像数据。输出缓冲器150可以作为接口来工作，该接口被配置为补偿在图像传感器100与耦接到图像传感器100的另一设备之间的传输(Tx)速度(或处理速度)上的差值。

列解码器160可以在从时序控制器170接收到控制信号时选择输出缓冲器150的列，并且可以将暂时储存的图像数据顺序地输出到输出缓冲器150。更详细地，列解码器160可以从时序控制器170接收地址信号，可以基于接收到的地址信号来产生列选择信号，并且可以选择输出缓冲器150的列，使得列解码器160可以控制图像数据从输出缓冲器150的选中列被输出作为输出信号OUT。

时序控制器170可以控制行解码器120、ADC 140、输出缓冲器150和列解码器160。

时序控制器170可以将图像传感器100的构成元件所需的时钟信号、时序控制所需的控制信号以及选择行或列所需的地址信号发送到行解码器120、列解码器160、ADC140和输出缓冲器150。根据实施例，时序控制器170可以包括逻辑控制电路、锁相环(PLL)电路、时序控制电路、通信接口电路等。

图2是示出图1中所示的像素阵列110的详细结构图。

参考图2，像素阵列110可以包括以二维(2D)矩阵形状布置的多个像素，该二维(2D)矩阵形状包括多个行和多个列。在多个像素中包含的像素类别可以被分类为第一像素PX1和第二像素PX2。根据实施例，尽管多个像素可以包括诸如需要消除暗噪声的光学黑色像素的其他类型的像素，但是为了便于描述和更好地理解所公开的技术，假定在以下实施例中将要描述的像素仅包括第一像素PX1和第二像素PX2。

第一像素PX1和第二像素PX2中的每个可以是包括由4个子像素组成的子像素阵列的共享像素。在这种情况下，共享像素可以将光接收区域划分为多个区域，使得光电转换元件(即，光电二极管)可以被分别布置在所划分的区域中。另外，可以通过使用晶体管来设计共享像素，所述晶体管用于产生与由彼此共享的各个光电转换元件产生的光电荷相对应的电信号。换句话说，每个子像素可以包括独立的光电转换元件，并且至少一个晶体管可以被分配给子像素，使得子像素可以彼此共享至少一个晶体管。尽管为了便于描述，第一像素PX1和第二像素PX2中的每个包括4个子像素，但是所公开的技术的范围或精神不限于此。

第一像素PX1可以包括以2×2矩阵布置的四个子像素P0～P3的子像素阵列。子像素P0～P3中的每个可以是彩色像素，以吸收具有特定波长范围的光。为此，滤色器可以被设置在各个子像素P0～P3的光接收方向上。例如，滤色器可以包括以拜耳模式布置的红色滤色器、绿色滤色器和蓝色滤色器。即，子像素P0～P3可以分别是绿色像素、蓝色像素、红色像素和绿色像素。在这种情况下，分别分配给四个子像素的数字0、1、2和3可以表示输出与各个子像素相对应的电信号的顺序。

第二像素PX2可以包括以2×2矩阵布置的子像素PD和P1～P3的子像素阵列。子像素PD、P1、P2和P3中的每个可以是彩色像素，以吸收具有特定波长范围的光。为此，滤色器可以被设置在各个子像素P1～P3的光接收方向上。例如，滤色器可以包括以拜耳模式布置的红色滤色器、绿色滤色器和蓝色滤色器。同时，子像素PD可以是吸收基于绿色的光并基于相位检测执行自动聚焦的相位检测(PD)像素。即，子像素PD可以是半遮蔽像素，以覆盖光接收区域的左半部分或右半部分。在这种情况下，基于相位检测的自动聚焦操作如下。接收输出信号OUT的图像信号处理器(未示出)可以检测由覆盖光接收区域的左半部分的子像素形成的第一图像与由覆盖光接收区域的右半部分的其他子像素形成的第二图像之间的相位差，可以基于检测到的相位差来计算透镜的移动距离，并且可以基于该计算来调整透镜的位置以获取聚焦图像(即，焦点对准图像)。如图4所示的设置在第二像素PX2中的PD像素的数量以及在PD像素与设置在第二像素PX2中的其他子像素之间的布置关系仅是示例，所公开技术的范围或精神不限于此，并且应当注意：必要时，可以使用多个PD像素，或者PD像素也可以设置在与图4的位置不同的其他位置处。

由于子像素PD用于自动聚焦，因此就彩色图像而言，子像素PD可以被认为是死像素(dead pixel)。为了补偿由死像素导致的损坏的图像，图像信号处理器(未示出)可以通过使用在绿色像素周围的相邻或邻近像素来估计与该子像素PD的位置相对应的绿色像素数据来补偿损坏的图像。尽管为了便于描述和更好地理解所公开的技术，子像素PD被布置在第二像素PX2的拜耳模式之中的绿色像素的位置处，但是所公开技术的范围或精神不限于此，并且应当注意：必要时，子像素PD也可以布置在与绿色像素以外的其他像素相对应的其他位置处。

同时，可以将包括子像素PD的第二像素PX2布置在像素阵列110之内的预定位置处，来自总像素之中的第二像素PX2的速率和位置可以在从像素阵列110中获取的彩色图像在质量上不会劣化的范围内或在保证正常自动聚焦操作的范围内被任意确定。然而，包括覆盖光接收区域的左半部分的子像素的第二像素PX2和包括覆盖光接收区域的右半部分的子像素的另一个第二像素PX2可以尽可能地彼此靠近。结果，可以减少由在检测到图像之间的相位差时遇到的位置差引起的噪声。虽然为了便于描述，图2示出了彼此相邻的第二像素PX2基于它们之间仅插入一行而布置在同一列中，但是所公开技术的范围或精神不限于此。

在来自图4的附图中，根据本公开技术的一个实施例的用于驱动像素的方法将在下文中使用图2中所示的像素组PG作为示例来描述。

图3是示出根据所公开技术的一个实施例的图2中所示的第一像素或第二像素的详细电路图。

参考图3，根据所公开技术的实施例的像素PX可以表示图2中所示的第一像素PX1或第二像素PX2。

像素PX可以包括第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2和PD3、第一传输晶体管至第四传输晶体管TR1～TR4、复位晶体管TR5、驱动晶体管TR6和选择晶体管TR7。

第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2、PD3可以分别吸收入射光，并且可以累积与所吸收的入射光的量相对应的光电荷。第一光电转换元件或第四光电转换元件PD0或AFPD、PD1、PD2和PD3可以包括光电二极管(PD)、光电晶体管、光电门、钉扎光电二极管(pinned photodiode)和/或其组合。为了便于描述，第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2、PD3示例性地实现为如图3所示的光电二极管。累积在第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2和PD3中的光电荷可以分别通过传输晶体管TR1、TR2、TR3和TR4传输至浮置扩散区FD。第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2和PD3中的每个的一端可以耦接至源电压VSS。在这种情况下，源电压VSS可以是接地电压。

假设像素PX是第一像素PX1，则第一光电转换元件可以由“PD0”表示。在这种情况下，第一光电转换元件至第四光电转换元件PD0、PD1、PD2和PD3可以分别设置在第一像素PX1的子像素P0、P1、P2和P3的位置处。如果像素PX是第二像素PX2，则第一光电转换元件可以由“AFPD”表示。在这种情况下，第一光电转换元件至第四光电转换元件AFPD、PD1、PD2和PD3可以设置在第二像素PX2的子像素PD、P1、P2和P3的位置处。

第一传输晶体管至第四传输晶体管TR1～TR4可以根据分别施加到其栅极端子的传输(Tx)信号TXl～TX4而被分别导通，使得第一传输晶体管至第四传输晶体管TRl～TR4可以将在第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2和PD3中累积的光电荷分别传输到浮置扩散区FD。

复位晶体管TR5可以根据施加到其栅极端子的像素复位信号RX而被导通，使得复位晶体管TR5可以将浮置扩散区FD复位为电源电压VDD。

示例性地示为源极跟随器放大器的驱动晶体管TR6可以将已经接收到在第一光电转换元件至第四光电转换元件PD0或AFPD、PD1、PD2和PD3中累积的光电荷的浮置扩散区FD的电势变化放大，并且可以将放大的结果传输到选择晶体管TR7。

选择晶体管TR7可以用于基于行来选择要读取的像素。选择晶体管TR7可以根据施加到其栅极端子的行选择信号SEL而被导通，使得与要施加到选择晶体管TR7的漏极端子(即，驱动晶体管TR6的源极端子)的FD电势变化相对应的信号可以作为输出电压被输出到与选择晶体管TR7的源极端子耦接的列线COL。

在通过行选择信号SEL选择像素PX时，像素PX可以如下操作。

复位晶体管TR5可以被导通，使得浮置扩散区FD的电压被复位为电源电压VDD，并且浮置扩散区FD的电压可以经由驱动晶体管TR6和选择晶体管TR7来输出，以及经由驱动晶体管TR6和选择晶体管TR7输出的结果信号可以被用作子像素P0或PD的参考信号。此后，第一传输晶体管TR1被导通，使得在第一光电转换元件PD0或AFPD中累积的光电荷被传输到浮置扩散区FD，并且浮置扩散区FD的电压可以经由驱动晶体管TR6和选择晶体管TR7来输出，以及经由驱动晶体管TR6和选择晶体管TR7输出的结果信号可以被用作子像素P0或PD的图像信号。

此后，复位晶体管TR5可以被导通，使得浮置扩散区FD的电压被复位为电源电压VDD，并且浮置扩散区FD的电压可以经由驱动晶体管TR6以及选择晶体管TR7来输出，以及经由驱动晶体管TR6和选择晶体管TR7输出的结果信号可以被用作子像素P1的参考信号。随后，第二传输晶体管TR2可以被导通，使得在第二光电转换元件PD1中累积的光电荷被传输到浮置扩散区FD，并且浮置扩散区FD的电压可以经由驱动晶体管TR6和选择晶体管TR7来输出，以及经由驱动晶体管TR6和选择晶体管TR7输出的结果信号可以被用作子像素P1的图像信号。

此后，以与上述操作相同的方式，可以顺序地产生用于子像素P2的参考信号和图像信号以及用于最后一个子像素P3的参考信号和图像信号，然后输出到列线COL。

图4是示出图2中所示的像素组PG的结构图以及用于将行选择信号提供给像素组PG的线结构。

参考图4，像素组PG可以与图2中所示的像素组PG相同，并且图4示出了设置在每个像素中的子像素的更详细结构。换句话说，第一像素PX1可以包括4个彩色像素P0～P3，并且第二像素PX2可以包括单相位检测像素PD和三个彩色像素P1～P3。

像素组PG可以包括四行和四列。像素组PG可以包括从第n行到第(n+3)行范围的多个行(其中“n”是等于或大于1的整数)。

图像传感器100可以在正常模式或合并模式下操作。在这种情况下，正常模式可以表示仅同时访问一行的操作模式，而合并模式可以表示同时访问几行的操作模式。因此，在正常模式下，来自设置在一个选中行中的像素的信号可以被输出到单个列线。在合并模式中，来自设置在多个选中行中的像素的信号可以被同时输出到单个列线。如果多个信号被同时输出到单个列线，则通过将多个信号相加而形成的信号可以被传输到CDS电路130。然而与正常模式相比，合并模式具有优越的SNR(信噪比)和更高的帧速率，合并模式的分辨率低于正常模式。因此，必要时，图像传感器100可以选择正常模式或合并模式，并且可以在选中的模式下操作。更详细地，图像传感器100可以允许时序控制器170根据从外部部件(例如，图像信号处理器)接收到的控制信号来选择正常模式和合并模式中的任意一种，并且可以根据选中的模式而控制行解码器120，使得可以执行选中的模式。

为了便于描述和更好地理解所公开的技术，假设在合并模式下同时访问两行。换句话说，在合并模式期间，可以同时访问第n行和第(n+1)行，使得设置在第n行中的像素的信号和设置在第(n+1)行中的像素的信号可以被同时输出。另外，在合并模式下，同时访问第(n+2)行和第(n+3)行，使得设置在第(n+2)行中的像素的信号和设置在第(n+3)行中的像素的信号可以被同时输出。

要施加到像素阵列110的行选择信号SEL可以包括第一行选择信号SX和第二行选择信号SX'。另外，要被施加到第k行(其中“k”是任意正整数)的第一行选择信号和第二行选择信号可以分别由SX(k)和SX'(k)来表示。

参考图4，用于分别提供第一行选择信号和第二行选择信号的线可以设置在像素组PG的每一行中。

第n行的详细描述如下。在布置在第n行中的像素之中，除了与第二像素PX2设置在相同列中的第一像素PX1之外的剩余第一像素PX1可以接收第一行选择信号SX(n)。在设置在第n行中的像素之中，与第二像素PX2设置在相同列中的第一像素PX1可以接收第二行选择信号SX'(n)。

第(n+1)行的详细描述如下。在设置在第(n+1)行中的像素之中，每个第一像素PX1可以接收第一行选择信号SX(n+1)。在设置在第(n+1)行中的像素之中，第二像素PX2可以接收第二行选择信号SX'(n+1)。

第(n+2)行的详细描述如下。在设置在第(n+2)行中的像素之中，除了与第二像素PX2设置在同一列中的第一像素PX1之外的剩余第一像素PX1可以接收第一行选择信号SX(n+2)。在设置在第(n+2)行中的像素之中，与第二像素PX2设置在相同列中的第一像素PX1可以接收第二行选择信号SX'(n+2)。

第(n+3)行的详细描述如下。在设置在第(n+3)行中的像素之中，每个第一像素PX1可以接收第一行选择信号SX(n+3)。在设置在第(n+3)行中的像素之中，第二像素PX2可以接收第二行选择信号SX'(n+3)。

用于提供行选择信号SX和SX'的方法以及行选择线的布置可以被定义如下。更详细地，第二行选择信号SX'不仅可以被提供给第二像素PX2，而且还可以被提供给在合并模式下与第二像素PX2同时被访问的第一像素PX1并且向相同的列线输出信号，以及第一行选择信号SX可以被提供给在合并模式下没有与第二像素PX2同时被访问或没有耦接至与上述第二像素PX2在相同列线的剩余第一像素PX1(除上述第一像素PX1之外)中的每个第一像素。即，可以将第一行选择信号提供给第一像素PX1的某些部分，并且可以将第二行选择信号提供给第一像素PX1的剩余部分的一些其他部分。

因此，除第二行选择信号之外的第一行选择信号可以仅被提供给其中不设置有第一像素PX1和第二像素PX2的行，所述第一像素PX1和第二像素PX2在合并模式下同时被访问且向相同的列线输出信号，并且第二行选择信号可以不被提供给上述行。在这种情况下，尽管用于提供第二行选择信号的线没有布置在那个行中，但是所公开技术的范围或精神不限于此，并且应当注意：必要时，用于提供第二行选择信号的线可以根据制造便利程度而被布置在那个行中。

图5是示出根据所公开技术的一个实施例的、用于在正常模式下驱动像素组PG的方法的时序图。

参考图5，在正常模式下的像素组PG的驱动区段可以被分类为第一正常驱动区段至第四正常驱动区段NOR_1～NOR_4。

第一正常驱动区段至第四正常驱动区段NOR_1～NOR_4可以被认为是用于分别读取从第n行到第(n+3)行范围内的各个行的像素信号的区段。另外，在第一正常驱动区段至第四正常驱动区段NOR_1～NOR_4的每个中，可以顺序地产生用于设置在第一像素PX1或第二像素PX2中的各个子像素P0或PD和P1～P3的像素信号并将其输出。

参考图5，在第一正常驱动区段至第四正常驱动区段NOR_1～NOR_4的每个中，可以顺序地访问从第n行到第(n+3)行范围内的各个行。在这种情况下，在第一正常驱动区段至第四正常驱动区段NOR_1～NOR_4的每个中，可能不能同时访问多个行，而仅能访问一行。

为了在第一正常驱动区段NOR_1中访问第n行，第一行选择信号SX(n)和第二行选择信号SX'(n)中的每个可以具有高电平区段。在每个高电平区段中，可以顺序地输出设置在第n行中的每个第一像素PX1的子像素P0～P3的像素信号。为此，子像素P0～P3的传输晶体管可以被顺序地导通，并且用于将浮置扩散区FD复位的复位晶体管可以被导通。为了便于描述，这里将省略与控制传输晶体管和用于产生对应的子像素的像素信号的复位晶体管有关的详细描述。在这种情况下，高电平可以表示逻辑高电平，并且对应的选择晶体管可以在高电平区段中被导通。

为了在第二正常驱动区段NOR_2中访问第(n+1)行，第一行选择信号SX(n+1)和第二行选择信号SX'(n+1)中的每个可以具有高电平区段。在每个高电平区段中，可以顺序地输出设置在第(n+1)行中的第二像素PX2和第一像素PX1的每个像素的子像素P0或PD和P0～P3的像素信号。

同样，即使在第三正常驱动区段NOR_3和第四正常驱动区段NOR_4中，设置在第(n+2)行中的像素的像素信号也可以在第三正常驱动区段NOR_3中顺序地被输出，并且设置在第(n+3)行中的像素的像素信号可以在第四正常驱动区段NOR_4中顺序地被输出。

图6是示出根据所公开技术的一个实施例的、用于在合并模式下驱动像素组PG的方法的时序图。

参考图6，在合并模式下像素组PG的驱动区段可以被分类为第一合并驱动区段BIN_1和第二合并驱动区段BIN_2。

第一合并驱动区段BIN_1可以是同时读出针对第n行的像素信号和针对第n+1行的像素信号的时间区段。如果设置在与单个列线耦接的第n行中的一个像素和设置在与单个列线耦接的第(n+1)行中的另一个像素都是第一像素PX1，则设置在这两个像素中的子像素的像素信号可以在第一合并驱动区段BIN_1的所有区段中被同时输出到列线。然而，如果设置在与单个列线耦接的第n行中的像素信号和设置在与该单个列线耦接的第(n+1)行中的另一个像素分别是第一像素PX1和第二像素PX2，则设置在第一像素PX1中的子像素P0的像素信号可以被控制为在第一合并驱动区段BIN_1的特定区段中不输出到列线。

也就是说，设置在每个第一像素PX1中的子像素P0～P3的像素信号可以被同时输出到列线，所述每个第一像素PX1可以在第一合并驱动区段BIN_1中接收第一行选择信号SX(n)和SX(n+1)。然而，尽管设置在接收第二行选择信号SX'(n+1)的第二像素PX2中的子像素PD和P1～P3的像素信号被顺序地输出到列线，但是必要时，设置在接收第二行选择信号SX'(n)的第一像素PX1中的子像素P0的像素信号可以不被输出到列线。为此，第二行选择信号SX'(n)可以在特定区段(即，时间区段，在该时间区段中需要输出要与设置在第二像素PX2中的相位检测像素PD同时被访问的彩色像素P0的信号)中具有低电平，其中，在所述特定区段中，设置在第一像素PX1中的子像素P0的像素信号需要被输出。

第二合并驱动区段BIN_2可以是像素组PG的第(n+2)行的像素信号和像素组PG的第(n+3)行的像素信号同时被读取的时间区段。如果设置在与单个列线耦接的第(n+2)行中的像素和设置在与单个列线耦接的第(n+3)行中的像素是第一像素PX1，则设置在这两个像素中的子像素的像素信号可以被控制为在第二合并驱动区段BIN_2的所有区段中同时输出到列线。然而，如果设置在与单个列线耦接的第(n+2)行中的像素和设置在与单个列线耦接的第(n+3)行中的像素分别是第一像素PX1和第二像素PX2，则设置在第一像素PX1中的子像素P0的像素信号可以被控制为在第二合并驱动区段BIN_2的特定区段中不被输出到列线。

也就是说，设置在每个第一像素PX1中的子像素P0～P3的像素信号可以被同时输出到列线，所述每个第一像素PX1在第二合并驱动区段BIN_1中接收第一行选择信号SX(n+2)和SX(n+3)。然而，尽管设置在接收第二行选择信号SX'(n+3)的第二像素PX2中的子像素PD和P1～P3的像素信号被顺序地输出到列线，但是必要时，设置在接收第二行选择信号SX'(n+2)的第一像素PX1中的子像素P0的像素信号可以不输出到列线。为此，第二行选择信号SX'(n+2)可以在需要输出设置在第一像素PX1中的子像素P0的像素信号的特定区段中具有低电平。

在其中在合并模式下将像素信号相加的两个子像素由相同种类的子像素(例如，红色像素)组成的示例性情况下没有问题。相反，在其中在合并模式下将像素信号相加的两个子像素由不同种类的子像素(例如，绿色像素和相位检测像素PD)组成的另一个示例性情况下，相位检测像素PD的像素信号和绿色像素的像素信号被相加，使得不可能获得这种相位检测所需的期望信息。因此，与所公开技术的实施例的驱动方法相关联，指示绿色像素的子像素P0(其在合并模式下能够与指示相位检测像素PD的另一个子像素PD同时被访问)的像素信号可以被控制为不输出到列线。结果，即使在合并模式下也可以获得用于自动聚焦的相位检测像素PD的图像数据，从而可以保留自动聚焦功能。另外，就彩色图像而言，在仅输出用作相位检测像素PD的子像素PD的像素信号的特定位置处不可避免地会出现死像素。为了补偿由死像素导致的损坏的图像，图像信号处理器(未示出)可以使用外围像素(例如，在上、下、右和左方向彼此相邻的绿色像素)来估计与特定位置相对应的绿色像素数据。用于处理从图像传感器产生的图像数据的图像传感器和图像信号处理器(未示出)可以被集成到一个芯片中或者可以被实现为不同的芯片。可选地，图像传感器和图像信号处理器也可以同时构建图像处理系统。

图7是示出根据所公开技术的一个实施例的行解码器120a的示意图。

参考图7，行解码器120a可以对应于图1中所示的行解码器120的一个示例。行解码器120a可以从时序控制器170接收各种信号，并且可以产生第一行选择信号SX和第二行选择信号SX'，以便基于所接收的信号来从像素阵列110中选择至少一行。

由行解码器120a从时序控制器170接收的信号可以包括行地址信号ROW_ADD、行选择输入信号SX_IN、像素掩蔽信号PDAF_MSK、合并使能信号BIN_EN以及像素位置信号PD_CTRL。尽管为了便于描述，所公开技术的实施例已经公开了以与创建行选择信号SEL有关的信号为中心，但是应当注意：在不脱离所公开技术的范围或精神的情况下，行解码器120a还可以从时序控制器170接收要被用作像素驱动所需的基本信号的其他信号。

行地址信号ROW_ADD可以表示要选择的至少一行的地址信息。例如，设置在像素阵列110中的多个行中的每一行可以对应于预定地址，并且可以选择要由行地址信号ROW_ADD决定的至少一行。根据实施例，尽管行地址信号ROW_ADD<0:N>(其中“N”是等于或大于1的整数)可以是具有(N+1)个比特位的数据，但是所公开技术的范围或精神不限于此。

行选择输入信号SX_IN可以向选中的像素提供特定的时间点，在该特定的时间点，选中的像素同时输出它们自己的像素信号。

像素掩蔽信号PDAF_MSK可以防止特定的子像素(例如，在合并模式下与相位检测像素PD耦接到相同的列线并且与相位检测像素PD同时被访问的彩色像素)输出信号到列线。

合并使能信号BIN_EN可以是指示合并模式是否被激活的信号。例如，如果合并使能信号BIN_EN处于低电平，则意味着正常模式被激活。如果合并使能信号BIN_EN为高电平，则意味着合并模式被激活。

像素位置信号PD_CTRL可以是取决于相位检测像素PD的位置的信号。即，像素位置信号PD_CTRL可以具有根据在合并模式下同时被访问的相位检测像素PD与彩色像素之间的位置关系而改变的变量值。例如，如果在合并模式下同时被访问的第一像素PX1与第二像素PX2之间的位置关系指示“第一像素PX1在如图4所示的平面中设置在第二像素PX2上方”，则像素位置信号PD_CTRL可以具有低电平。相反，如果在合并模式下同时被访问的第一像素PX1与第二像素PX2之间的位置关系指示“第一像素PX1在平面中设置在第二像素PX2下方”，则像素位置信号PD_CTRL可以具有高电平。

行解码器120a可以包括用于产生第一行选择信号SX的第一信号发生器122a和用于产生第二行选择信号SX'的第二信号发生器124a。

第一信号发生器122a可以基于行地址信号ROW_ADD和行选择输入信号SX_IN来产生第一行选择信号SX。第一行选择信号SX可以将行选择输入信号SX_IN传输到由行地址信号ROW_ADD选择的至少一行。例如，如果行地址信号ROW_ADD指示第m行(其中m是任意正数)，则要提供给第m行的第一行选择信号SX(m)可以具有与行选择输入信号SX_IN相同的波形，以及要被提供给除第m行之外的剩余行的第一行选择信号可以被保持在恒定的电平(例如，低电平)处。

第二信号发生器124a可以基于像素掩蔽信号PDAF_MSK、合并使能信号BIN_EN和像素位置信号PD_CTRL执行第一行选择信号SX的转换，并且因此可以产生第二行选择信号SX'。尽管在正常模式下第一行选择信号SX和第二行选择信号SX'可以具有相同的波形，但是在合并模式下使用的第二行选择信号SX'可以具有不同的波形，通过该波形，与相位检测像素PD耦接到相同列线并且与相位检测像素PD同时被访问的彩色像素被阻止向列线输出信号。

图8是示出根据所公开技术的一个实施例的、图7所示的第二信号发生器124a的电路图。

参考图8，尽管第二信号发生器124a包括产生要被提供给像素组PG的第二行选择信号SX'(n)～SX'(n+3)所需的构成元件，但是所公开技术的范围或精神是不限于此，并且应当注意到：必要时，第二信号发生器124a还可以包括产生要被提供给与像素组PG的行不同的其他行的第二行选择信号所需的其他构成元件。

第二信号发生器124a可以包括多个与非门、多个反相器和多个多路复用器。

第一与非门N1可以将在合并使能信号BIN_EN与像素位置信号PD_CTRL之间的与非运算的结果输出到第一反相器I1。第一反相器I1可以通过将其输入信号反相来输出第一多路复用器(MUX)选择信号MS1。即，第一MUX选择信号MS1可以对应于在合并使能信号BIN_EN与像素位置信号PD_CTRL之间的与运算的结果。

第二反相器I2可以将像素位置信号PD_CTRL反相，并且因此可以输出被反相的像素位置信号PD_CTRL。第二与非门N2可以将在合并使能信号BIN_EN与第二反相器I2的输出信号之间的与非运算的结果输出到第三反相器I3。第三反相器I3可以将输入信号反相，并且因此可以输出第二MUX选择信号MS2。也就是说，第二MUX选择信号MS2可以对应于在合并使能信号BIN_EN和被反相的像素位置信号PD_CTRL之间的与运算的结果。

第一与非门Nl和第二与非门N2以及第一反相器至第三反相器I1～I3在下文中将统称为输出选择电路。

在这种情况下，指示第一反相器I1的输出信号的第一MUX选择信号MS1可以被传输到分别提供第二行选择信号SX'(n+1)和SX'(n+3)给第二像素PX2的第二多路复用器M_(n+1)和第四多路复用器M_(n+3)的选择端子。另外，指示第三反相器I3的输出信号的第二MUX选择信号MS2可以被传输到分别提供第二行选择信号SX'(n)和SX'(n+2)给第一像素PX1的第一多路复用器M_n和第三多路复用器M_(n+2)的选择端子，所述第一像素PX1在合并模式下与第二像素PX2耦接到相同的列线，并且在合并模式下与第二像素PX2同时被访问。

第一多路复用器至第四多路复用器M_n～M_(n+3)中的每个可以根据要被提供给选择端子的第一MUX选择信号MS1或第二MUX选择信号MS2来输出要在输入端子“1”或“0”处接收的输入信号。换句话说，如果第一MUX选择信号MS1或第二MUX选择信号MS2处于高电平，则对应的多路复用器可以允许在输入端子“1”处接收的输入信号被输出作为行选择信号。另外，如果第一MUX选择信号MS1或第二MUX选择信号MS2处于低电平，则对应的多路复用器可以允许将在输入端子“0”处接收到的输入信号被输出作为行选择信号。

第一行选择信号SX(n)可以被输入到第一多路复用器M_n的输入端子“0”，第一行选择信号SX(n+1)可以被输入到第二多路复用器M_(n+1)的输入端子“0”，第一行选择信号SX(n+2)可以被输入到第三多路复用器M_(n+2)的输入端子“0”，并且第一行选择信号SX(n+3)可以被输入到第四多路复用器M_(n+3)的输入端子“0”。

在第一行选择信号SX(n)与像素掩蔽信号PDAF_MSK之间的与运算的结果可以被输入到第一多路复用器M_n的输入端子“1”。在第一行选择信号SX(n+1)与像素掩蔽信号PDAF_MSK之间的与运算的结果可以被输入到第二多路复用器M_(n+1)的输入端子“1”。在第一行选择信号SX(n+2)与像素掩蔽信号PDAF_MSK之间的与运算的结果可以被输入到第三多路复用器M_(n+2)的输入端子“1”。在第一行选择信号SX(n+3)与像素掩蔽信号PDAF_MSK之间的与运算的结果可以被输入到第四多路复用器M_(n+3)的输入端子“1”。为此，用于接收第一行选择信号SX(n)和像素掩蔽信号PDAF_MSK的与非门N_n和用于使与非门N_n的输出信号反相的反相器I_n可以串联耦接至第一多路复用器M_n的输入端子“1”。用于接收第一行选择信号SX(n+1)和像素掩蔽信号PDAF_MSK的与非门N_(n+1)和用于使与非门N_(n+)的输出信号反相的反相器I_(n+1)可以串联耦接到第二多路复用器M_(n+1)的输入端子“1”。用于接收第一行选择信号SX(n+2)和像素掩蔽信号PDAF_MSK的与非门N_(n+2)和用于使与非门N_(n+2)的输出信号反相的反相器I_(n+2)可以串联耦接到第三多路复用器M_(n+2)的输入端子“1”。用于接收第一行选择信号SX(n+3)和像素掩蔽信号PDAF_MSK的与非门N_(n+3)和用于使与非门N_(n+3)的输出信号反相的反相器I_(n+3)可以串联耦接到第四多路复用器M_(n+3)的输入端子“1”。

如果合并使能信号BIN_EN处于低电平(即，正常模式)，则与输出选择电路的输出信号相对应的第一MUX选择信号MS1和第二MUX选择信号MS2中的每个处于低电平。因此，第一多路复用器M_n可以将在输入端子“0”处接收到的第一行选择信号SX(n)不变地输出作为第二行选择信号SX'(n)。第二多路复用器M_(n+1)可以将在输入端子“0”处接收到的第一行选择信号SX(n+1)不变地输出作为第二行选择信号SX'(n+1)。第三多路复用器M_(n+2)可以将在输入端子“0”处接收的第一行选择信号SX(n+2)不变地输出作为第三行选择信号SX'(n+2)。第四多路复用器M_(n+3)可以将在输入端子“0”处接收的第一行选择信号SX(n+3)不变地输出作为第四行选择信号SX'(n+3)。即，在正常模式期间，第二行选择信号SX'(n)、SX'(n+1)、SX'(n+2)和SX'(n+3)可以分别与第一行选择信号SX(n)、SX(n+1)、SX(n+2)和SX(n+3)具有相同的波形。

如果合并使能信号BIN_EN处于高电平(即，合并模式)，则与输出选择电路的输出信号相对应的第一MUX选择信号MS1和第二MUX选择信号MS2可以根据像素位置信号PD_CTRL而具有不同电平。如果第一像素PX1和第二像素PX2具有与图4中相同的位置关系，则像素位置信号PD_CTRL可以具有低电平。在这种情况下，在合并模式期间，第一MUX选择信号MS1和第二MUX选择信号MS2可以分别具有低电平和高电平。如果第一像素PX1和第二像素PX2具有与上述位置关系相反的另一位置关系，则应注意，在不偏离所公开技术的范围或精神的情况下，像素位置信号PD_CTRL也可以具有高电平。

因此，经由其选择端子接收第一MUX选择信号MS1的第二多路复用器M_(n+1)可以将第一行选择信号SX(n+1)不变地输出作为第二行选择信号SX'(n+1)。经由其选择端子接收第一MUX选择信号MS1的第四多路复用器M_(n+3)可以将第一行选择信号SX(n+3)不变地输出作为第二行选择信号SX'(n+3)。同时，经由其选择端子接收第二MUX选择信号MS2的第一多路复用器M_(n)可以将在第一行选择信号SX(n)与像素掩蔽信号PDAF_MSK之间的与运算结果输出作为第二行选择信号SX'(n)。经由其选择端子接收第二MUX选择信号MS2的第三多路复用器M_(n+2)可以将在第一行选择信号SX(n+2)与像素掩蔽信号PDAF_MSK之间的与运算结果输出作为第二行选择信号SX'(n+2)。

在这种情况下，像素掩蔽信号PDAF_MS可以仅在需要输出设置于在合并模式下与第二像素PX2耦接到相同的列线并且与第二像素PX2同时被访问的第一像素PX1中的子像素P0的像素信号的时间区段中或者仅在输出第二像素PX2的相位检测像素PD的像素信号的其他时间区段中处于低电平。

图9是示出根据所公开技术的一个实施例的、图8所示的第二信号发生器124a的操作的时序图。

参考图9，第一合并驱动区段BIN_1可以对应于其中第n行和第(n+1)行同时被访问的时间区段。另外，第二合并驱动区段BIN_2可以对应于其中第(n+2)行和第(n+3)行同时被访问的时间区段。为此，行地址信号ROW_ADD可以在第一合并驱动区段BIN_1期间包括第n行的信息和第(n+1)行的信息，并且可以在第二合并驱动区段BIN_2期间包括第(n+2)行的信息和第(n+3)行的信息。

行选择输入信号SX_IN可以提供如下时间点：在该时间点，与第一像素PX1和第二像素PX2中的每个像素的第一位置至第四位置相对应的各个子像素可以同时产生像素信号并将其输出。在这种情况下，第一位置至第四位置可以分别表示子像素PD或P0的位置、子像素P1的位置、子像素P2的位置以及子像素P3的位置。

像素掩蔽信号PDAF_MSK可以仅在与行选择输入信号SX_IN中的第一位置的子像素相对应的特定区段中具有低电平，并且可以在除了行选择输入信号SX_IN中的特定区段之外的剩余区段中具有高电平。

此外，由于当前模式是合并模式，因此合并使能信号BIN_EN可以具有高电平，并且像素位置信号PD_CTRL可以根据图4所示的像素的位置关系而具有低电平。

从图9的时序图中可以看出，行解码器120a的第一信号发生器122a可以在第一合并驱动区段BIN_1中产生第一行选择信号SX(n)和SX(n+1)，使得接收第一行选择信号SX(n)和SX(n+1)的第一像素PX1的子像素P0～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地输出到对应的列线。此后，行解码器120a的第一信号发生器122a可以在第二合并驱动区段BIN_2中产生第一行选择信号SX(n+2)和SX(n+3)，使得接收第一行选择信号SX(n+2)和SX(n+3)的第一像素PX1的子像素P0～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。

另外，行解码器120a的第二信号发生器124a可以在第一合并驱动区段BIN_1中产生第二行选择信号SX'(n+1)，使得接收第二行选择信号SX'(n+1)的第二像素PX2的子像素PD和P1～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地输出到对应的列线。同时，行解码器120a的第二信号发生器124a可以在第一合并驱动区段BIN_1中产生第二行选择信号SX'(n)，使得除了与第一像素PX1的第一位置相对应的子像素P0之外的子像素P1～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地被输出到对应的列线。结果，第二像素PX2的子像素PD的像素信号可以被输出到列线而不会与其他信号发生干扰，使得所得的输出信号可以被用于执行自动聚焦。

同样，行解码器120a的第二信号发生器124a可以在第二合并驱动区段BIN_2中产生第二行选择信号SX'(n+3)，使得接收第二行选择信号SX'(n+3)的第二像素PX2的子像素PD和P1～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。同时，行解码器120a的第二信号发生器124a可以在第二合并驱动区段BIN_2中产生第二行选择信号SX'(n+2)，使得除了与接收第二行选择信号SX'(n+2)的第一像素PX1的第一位置相对应的子像素P0之外的子像素P1～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。结果，第二像素PX2的子像素PD的像素信号可以被输出到列线而不会与其他信号发生干扰，使得所得的输出信号可以被用于执行自动聚焦。

图10是示出根据所公开技术的一个实施例的行解码器120b的示意图。

参考图10，行解码器120b可以对应于图1中所示的行解码器120的另一个实施例。行解码器120b可以从时序控制器170接收各种信号，并且可以基于接收到的信号来产生用于选择像素阵列110的至少一行的第一行选择信号SX和第二行选择信号SX'。

由行解码器120b从时序控制器170接收的信号可以包括行地址信号ROW_ADD、第一行选择输入信号SX_IN、第二行选择输入信号SX'_IN、合并使能信号BIN_EN和像素位置信号PD_CTRL。尽管为了便于描述，所公开技术的实施例已经公开了以与创建行选择信号SEL有关的信号为中心，但是应当注意，在不脱离所公开技术的范围或精神的情况下，行解码器120b还可以从时序控制器170接收要被用作像素驱动所需的基本信号的其他信号。

行地址信号ROW_ADD可以表示要选择的至少一行的地址信息。例如，设置在像素阵列110中的多个行中的每个行可以对应于预定地址，并且可以选择要由行地址信号ROW_ADD决定的至少一行。

第一行选择输入信号SX_IN可以向选中的像素提供特定时间点，在该特定时间点，选中的像素同时输出它们自己的像素信号。图10所示的第一行选择输入信号SX_IN可以与图7所示的行选择输入信号SX_IN基本相同。

第二行选择输入信号SX'_IN可以提供特定时间点，在该特定时间点，特定子像素(例如，在合并模式下与相位检测像素PD耦接到相同列线并且在合并模式下与相位检测像素PD同时被访问的彩色像素)被阻止向列线输出信号。根据所公开的技术的实施例，第二行选择输入信号SX'_IN可以在除了在其期间会产生并输出特定子像素的像素信号的低电平区段之外的剩余时间区段中具有与第一行选择输入信号SX_IN相同的波形。

合并使能信号BIN_EN可以指示合并模式是否被激活。例如，如果合并使能信号BIN_EN处于低电平，则意味着正常模式被激活。如果合并使能信号BIN_EN为高电平，则意味着合并模式被激活。

像素位置信号PD_CTRL可以是取决于相位检测像素PD的位置的信号。即，像素位置信号PD_CTRL可以具有根据在合并模式下同时被访问的相位检测像素PD与彩色像素之间的位置关系而改变的变量值。例如，如果在合并模式下同时被访问的第一像素PX1与第二像素PX2之间的位置关系指示“第一像素PX1在如图4所示的平面中设置在第二像素PX2上方”，则像素位置信号PD_CTRL可以具有低电平。相反，如果在合并模式下同时被访问的第一像素PX1与第二像素PX2之间的位置关系指示“第一像素PX1在平面中设置在第二像素PX2下方”，则像素位置信号PD_CTRL可以具有高水平。

行解码器120b可以包括用于产生第一行选择信号SX的第一信号发生器122b和用于产生第二行选择信号SX'的第二信号发生器124b。

第一信号发生器122b可以基于行地址信号ROW_ADD和行选择输入信号SX_IN来产生第一行选择信号SX。第一行选择信号SX可以将第一行选择输入信号SX_IN传输到由行地址信号ROW_ADD选择的至少一行。例如，如果行地址信号ROW_ADD指示第m行，则要提供给第m行的第一行选择信号SX(m)可以具有与第一行选择输入信号SX_IN相同的波形，并且可以将要提供给除第m行之外的剩余行的第一行选择信号被保持在恒定电平(例如，低电平)处。

第二信号发生器124b可以基于合并使能信号BIN_EN和像素位置信号PD_CTRL来选择第一行选择输入信号SX_IN的转换信号和第二行选择输入信号SX'_IN的转换信号中的任意一个，并且因此可以使用选中的信号来产生第二行选择信号SX'。尽管在正常模式下第一行选择信号SX和第二行选择信号SX'可以具有相同的波形，但是在合并模式下使用的第二行选择信号SX'可以具有不同的波形，通过该波形，与相位检测像素PD耦接到相同列线并且与相位检测像素PD同时被访问的彩色像素被阻止向列线输出信号。

图11是示出图10所示的第二信号发生器124b的电路图。

参考图11，尽管第二信号发生器124b包括产生要被提供给像素组PG的第二行选择信号SX'(n)～SX'(n+3)所需的构成元件，但是所公开技术的范围或精神是不限于此，并且应当注意：必要时，第二信号发生器124b还可以包括产生要被提供给与像素组PG的行不同的其他行的第二行选择信号所需的其他构成元件。

第二信号发生器124b可以包括多个与非门、多个反相器和多个多路复用器。

第一与非门N1可将在合并使能信号BIN_EN与像素位置信号PD_CTRL之间的与非运算的结果输出到第一反相器I1。第一反相器I1可以通过将其输入信号反相来输出第一MUX选择信号MS1。

第二反相器I2可以将像素位置信号PD_CTRL反相，并且因此可以输出被反相的像素位置信号PD_CTRL。第二与非门N2可以将在合并使能信号BIN_EN与第二反相器I2的输出信号之间的与非运算的结果输出到第三反相器I3。第三反相器I3可以将输入信号反相，并且因此可以输出第二MUX选择信号MS2。

第一与非门N1和第二与非门N2以及第一反相器至第三反相器I1～I3在下文中将统称为输出选择电路。

在这种情况下，指示第一反相器I1的输出信号的第一MUX选择信号MS1可以被传输到分别提供第二行选择信号SX'(n+1)和SX'(n+3)给第二像素PX2的第二多路复用器M_(n+1)和第四多路复用器M_(n+3)的选择端子。另外，指示第三反相器I3的输出信号的第二MUX选择信号MS2可以被传输到分别提供第二行选择信号SX'(n)和SX'(n+2)给第一像素PX1的第一多路复用器M_n和第三多路复用器M_(n+2)的选择端子，所述第一像素PX1在合并模式下与第二像素PX2耦接到相同的列线，并且在合并模式下与第二像素PX2同时被访问。

第一多路复用器至第四多路复用器M_n～M_(n+3)中的每个可以根据要被提供给选择端子的第一MUX选择信号MS1或第二MUX选择信号MS2来输出要在输入端子“1”或“0”处接收的输入信号。换句话说，如果第一MUX选择信号MS1或第二MUX选择信号MS2处于高电平，则对应的多路复用器可以允许在输入端子“1”处接收的输入信号被输出作为行选择信号。另外，如果第一MUX选择信号MS1或第二MUX选择信号MS2处于低电平，则对应的多路复用器可以允许在输入端子“0”处接收到的输入信号被输出作为行选择信号。

第一行选择信号SX(n)可以被输入到第一多路复用器M_n的输入端子“0”，第一行选择信号SX(n+1)可以被输入到第二多路复用器M_(n+1)的输入端子“0”，第一行选择信号SX(n+2)可以被输入到第三多路复用器M_(n+2)的输入端子“0”，并且第一行选择信号SX(n+3)可以被输入到第四多路复用器M_(n+3)的输入端子“0”。在这种情况下，第一行选择信号SX(n)～SX(n+3)可以基于行地址信号ROW_ADD和第一行选择输入信号SX_IN来产生，并且可以具有与由第一信号发生器122b产生的第一行选择信号SX(n)～SX(n+3)的波形相同的波形。根据实施例，第二信号发生器124b可以独立于第一信号发生器122b来产生第一行选择信号SX(n)～SX(n+3)，并且必要时，可以从第一信号发生器122b接收第一行选择信号SX(n)～SX(n+3)。

初步行选择信号SX'_PRE(n)可以被输入到第一多路复用器M_n的输入端子“1”。初步行选择信号SX'_PRE(n+1)可以被输入到第二多路复用器M_(n+1)的输入端子“1”。初步行选择信号SX'_PRE(n+2)可以被输入到第三多路复用器M_(n+2)的输入端子“1”。初步行选择信号SX'_PRE(n+3)可以被输入到第四多路复用器M_(n+3)的输入端子“1”。可以基于行地址信号ROW_ADD和第二行选择输入信号SX'_IN来产生初步行选择信号SX'_PRE(n)～SX'_PRE(n+3)。即，初步行选择信号SX'_PRE(n)～SX'_PRE(n+3)可以用于将第二行选择输入信号SX'_IN传输到由行地址信号ROW_ADD选择的至少一行。例如，如果行地址信号ROW_ADD指示第m行，则与第m行相对应的初步行选择信号SX'_PRE(m)可以具有与第二行选择输入信号SX'_IN相同的波形，并且与除第m行之外的剩余行相对应的剩余行选择信号可以被保持在恒定电平(例如，低电平)处。

为此，尽管必要时，第二信号发生器124b还可以包括用于产生第一行选择信号SX(n)～SX(n+3)的结构(未示出)和用于产生初步行选择信号SX'_PRE(n)～SX'_PRE(n+3)的结构(未示出)，但是所公开技术的范围或精神不限于此。

如果合并使能信号BIN_EN处于低电平(即，正常模式)，则与输出选择电路的输出信号相对应的第一MUX选择信号MS1和第二MUX选择信号MS2中的每个处于低电平。因此，第一多路复用器M_n可以将在输入端子“0”处接收到的第一行选择信号SX(n)不变地输出作为第二行选择信号SX'(n)。第二多路复用器M_(n+1)可以将在输入端子“0”处接收到的第一行选择信号SX(n+1)不变地输出作为第二行选择信号SX'(n+1)。第三多路复用器M_(n+2)可以将在输入端子“0”处接收的第一行选择信号SX(n+2)不变地输出作为第三行选择信号SX'(n+2)。第四多路复用器M_(n+3)可以将在输入端子“0”处接收的第一行选择信号SX(n+3)不变地输出作为第四行选择信号SX'(n+3)。即，在正常模式下，第二行选择信号SX'(n)、SX'(n+1)、SX'(n+2)和SX'(n+3)可以分别与第一行选择信号SX(n)、SX(n+1)、SX(n+2)和SX(n+3)具有相同的波形。

如果合并使能信号BIN_EN处于高电平(即，合并模式)，则与输出选择电路的输出信号相对应的第一MUX选择信号MS1和第二MUX选择信号MS2可以根据像素位置信号PD_CTRL而具有不同的电平。如果第一像素PX1和第二像素PX2具有与图4中相同的位置关系，则像素位置信号PD_CTRL可以具有低电平。在这种情况下，在合并模式期间，第一MUX选择信号MS1和第二MUX选择信号MS2可以分别具有低电平和高电平。如果第一像素PX1和第二像素PX2具有与上述位置关系相反的另一位置关系，则应注意，在不偏离所公开技术的范围或精神的情况下，像素位置信号PD_CTRL也可以具有高电平。

因此，经由其选择端子接收第一MUX选择信号MS1的第二多路复用器M_(n+1)可以将第一行选择信号SX(n+1)不变地输出作为第二行选择信号SX'(n+1)。经由其选择端子接收第一MUX选择信号MS1的第四多路复用器M_(n+3)可以将第一行选择信号SX(n+3)不变地输出作为第二行选择信号SX'(n+3)。同时，经由其选择端子接收第二MUX选择信号MS2的第一多路复用器M_(n)可以将初步行选择信号SX'_PRE(n)输出作为第二行选择信号SX'(n)。经由其选择端子接收第二MUX选择信号MS2的第三多路复用器M_(n+2)可以将初步行选择信号SX'_PRE(n+2)输出作为第二行选择信号SX'(n+2)。

在这种情况下，当将初步行选择信号SX'_PRE(n)和SX'_PRE(n+2)分别与第一行选择信号SX(n+1)和SX(n+3)进行比较时，不同于第一行选择信号SX(n+1)和SX(n+3)，初步行选择信号SX'_PRE(n)和SX'_PRE(n+2)可以在需要输出设置在第一像素PX1中的子像素P0的像素信号的时间区段中处于低电平，所述第一像素PX1在合并模式下与第二像素PX2耦接到相同的列线并且与第二像素PX2同时被访问。

具体地，根据图11中所示的第二信号发生器124b，要被输入到第一多路复用器至第四多路复用器M_n～M_(n+3)中的每个多路复用器的输入端子“0”和“1”的信号可以不经过单独的逻辑电路而被处理，使得可以消除在第一行选择信号SX与第二行选择信号SX'之间的时间延迟，从而提高像素驱动的可靠性。

图12是示出图11中所示的第二信号发生器124b的操作的时序图。

参考图12，第一合并驱动区段BIN_1可以对应于其中第n行和第(n+1)行同时被访问的时间区段。另外，第二合并驱动区段BIN_2可以对应于其中第(n+2)行和第(n+3)行同时被访问的时间区段。为此，行地址信号ROW_ADD可以在第一合并驱动区段BIN_1期间包括第n行的信息和第(n+1)行的信息，并且可以在第二合并驱动区段BIN_2期间包括第(n+2)行的信息和第(n+3)行的信息。

第一行选择输入信号SX_IN可以提供如下时间点：在该时间点，与第一像素PX1和第二像素PX2中的每个像素的第一位置至第四位置相对应的各个子像素可以同时产生像素信号并将其输出。在这种情况下，第一位置至第四位置可以分别表示子像素PD或P0的位置(参见图2)、子像素P1的位置(参见图2)、子像素P2的位置(参见图2)和子像素P3的位置(参见图2)。

第二行选择输入信号SX'_IN可以仅在与第一行选择输入信号SX_IN中的第一位置的子像素相对应的特定区段中具有低电平，并且可以在除了第一行选择输入信号SX_IN中的特定区段之外的剩余区段中具有与第一行选择输入信号SX_IN相同的波形。

此外，由于当前模式是合并模式，因此合并使能信号BIN_EN可以具有高电平，并且像素位置信号PD_CTRL可以根据图4中所示的像素的位置关系而具有低电平。

从图12的时序图中可以看出，行解码器120b的第一信号发生器122b可以在第一合并驱动区段BIN_1中产生第一行选择信号SX(n)和SX(n+1)，使得接收第一行选择信号SX(n)和SX(n+1)的第一像素PX1的子像素P0～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地输出到对应的列线。此后，行解码器120b的第一信号发生器122b可以在第二合并驱动区段BIN_2中产生第一行选择信号SX(n+2)和SX(n+3)，使得接收第一行选择信号SX(n+2)和SX(n+3)的第一像素PX1子像素P0～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。

另外，行解码器120b的第二信号发生器124b可以在第一合并驱动区段BIN_1中产生第二行选择信号SX'(n+1)，使得接收第二行选择信号SX'(n+1)的第二像素PX2的子像素PD和P1～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地输出到对应的列线。此后，行解码器120b的第二信号发生器124b可以在第一合并驱动区段BIN_1中产生第二行选择信号SX'(n)，使得除了与第一像素PX1的第一位置相对应的子像素P0之外的子像素P1～P3的像素信号可以在第一合并驱动区段BIN_1期间被顺序地被输出到对应的列线。结果，第二像素PX2的子像素PD的像素信号可以被输出到列线而不会与其他信号发生干扰，使得所得的输出信号可以被用于执行自动聚焦。

同样，行解码器120b的第二信号发生器124b可以在第二合并驱动区段BIN_2中产生第二行选择信号SX'(n+3)，使得接收第二行选择信号SX'(n+3)的第二像素PX2的子像素PD和P1～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。此后，行解码器120b的第二信号发生器124b可以在第二合并驱动区段BIN_2中产生第二行选择信号SX'(n+2)，使得除了与接收第二行选择信号SX'(n+2)的第一像素PX1的第一位置相对应的子像素P0之外的子像素P1～P3的像素信号可以在第二合并驱动区段BIN_2期间被顺序地输出到对应的列线。结果，第二像素PX2的子像素PD的像素信号可以被输出到列线而不会与其他信号发生干扰，使得所得的输出信号可以被用于执行自动聚焦。

根据本发明的一个实施例，图像传感器100可以包括第一子像素阵列、第二子像素阵列和解码器120。

第一子像素阵列可以与包括彩色子像素P0至P3的阵列的第一像素PX1相对应，如参考图2和图4所述。

第二子像素阵列可以与包括相位检测子像素PD和彩色子像素P1至P3的阵列的第二像素PX2相对应，如参考图2和图4所述。

第一子像素阵列和第二子像素阵列可以电耦接到列线和不同的行选择线SX'(n)和SX'(n+1)，如图4中所示。

在合并模式下，解码器120可以经由行选择线SX'(n)和SX'(n+1)同时向第一子像素阵列和第二子像素阵列分别提供第一行选择信号SX'(n)和第二行选择信号SX'(n+1)。

第二行选择信号SX'(n+1)可以允许在第二子像素阵列之内的子像素PD和P1至P3经由列线顺序地输出像素信号，如图9和图12中所示。

除了与在第一子像素阵列和第二子像素阵列之内的相位检测子像素PD具有用于输出像素信号的相同轮次的子像素P0之外，第一行选择信号SX'(n)可以允许在第一子像素阵列之内的子像素P1至P3经由列线顺序地输出像素信号，如图9和图12中所示。

也就是说，包括电耦接到列线并且设置在不同行中的第一子像素阵列和第二子像素阵列的图像传感器100可以允许在第二子像素阵列之内的子像素PD和P1至P3经由列线顺序地输出像素信号，并且可以允许在第一子像素阵列之内的子像素P1至P3经由列线顺序地输出像素信号，除了与在第一子像素阵列和第二子像素阵列之内的相位检测子像素PD具有用于输出像素信号的相同轮次的子像素P0之外。

在合并模式下，图像传感器100可以同时允许在第二子像素阵列之内的子像素PD和P1至P3经由列线顺序地输出像素信号以及在第一子像素阵列之内的子像素P1至P3经由列线顺序地输出像素信号。

利用来自第一子像素阵列和第二子像素阵列的输出像素信号，即使在合并模式下，图像信号处理器也可以检测到相位差。

根据所公开技术的实施例的图像传感器100及其驱动方法即使在合并模式下也可以正常获取相位检测像素的图像数据，从而即使在合并模式下也可以持续使用自动聚焦功能。

另外，可以将简单电路(即，第二信号发生器124a和124b)添加到行解码器120，以及可以改变用于像素阵列110的线布置(如图4中所示)，从而也可以容易地实现上述功能。

应当理解，本文中使用的各种实施例和术语并不旨在将本文档中所描述的技术思想限于特定的实施例，而是包括实施例的各种修改、等同物和/或替代物。只要有可能，在所有附图中使用相同的附图标记指代相同或相似的部分。如说明书和所附权利要求书中所使用的，除非上下文另外明确指出，否则术语“一”、“一个”、“该”和其他类似术语包括单数和复数两种形式。除非上下文另外指出，否则单数表示可以包括复数表示。在本申请中，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个、”或“A、B或C中的至少一个”可以包括从列出的相关项目中选择的一个或多个项目的所有可能组合。在本申请中使用的诸如“第一”和“第二”之类的表达可以指示相应的构成元件，而与顺序和/或重要性无关，用于将一个构成元件与另一个构成元件区分开，并且不限制相应的构成元件。当描述构成元件(例如，第一构成元件)“(功能地或通信地)耦接到”或“连接到”另一构成元件(例如，第二构成元件)时，应理解为构成元件可以直接(例如，通过电线)连接到另一个构成元件，可以无线地连接到另一个构成元件，或者可以经由另一构成元件(例如，第三构成元件)连接到另一个构成元件。

如在本申请中使用的术语“模块”包括配置有硬件、软件或固件的单元，并且可以与诸如逻辑、逻辑块、组件或电路的术语互换使用。术语“模块”可以是执行至少一个功能的整体配置组件或最小单元或其一部分。术语“模块”可以机械地或电子地实现，并且可以包括例如专用集成电路(ASIC)。

本申请的各种实施例可以被实现为包括储存在由机器(例如，电子设备)可读的储存介质(例如，板上存储器或外部存储器)中的一个或更多个指令的软件(例如，程序)。例如，机器(例如，电子设备)的处理器(例如，处理器)可以从储存在储存介质中的指令之中检索至少一条指令，并且可以运行检索到的指令，使得机器可以运行以响应于检索到的至少一条指令来执行至少一项功能。一个或更多个指令可以包括由编译器产生的代码或能够由解释器运行的代码。机读储存介质可以被实现为非暂时性储存介质。在这种情况下，术语“非暂时性储存介质”可以指示该储存介质是有形设备，并且不包括信号(例如，电磁波)，并且术语“非暂时性”在一种情况“数据被永久储存在储存介质中”与另一种情况“数据被暂时储存在储存介质中”之间没有区别。

根据各种实施例，根据本申请中所公开的各种实施例的方法可以被包含在计算机程序产品中，然后可以被提供给用户。计算机程序产品可以作为商品在买卖双方之间进行交易。该计算机程序产品可以被实现为机读储存介质(例如，光盘只读存储器CD-ROM)，然后被快速分发给用户。可选地，计算机程序产品可以直接分发给两个用户设备(例如，智能手机)，可以通过应用商店(例如，PlayStore^TM)分发给两个用户设备(例如，智能手机)，或者可以在线分发给两个用户设备(例如，智能手机)(例如，下载或上传)。在在线分发中，计算机程序产品的至少一部分可以被暂时或临时储存在机读储存介质中，例如在制造公司的服务器、应用商店的服务器或中继器服务器的存储器中。

根据各种实施例，上述构成元件中的每个(例如，模块或程序)可以包括一个或多个实体。根据各种实施例，可以省略上述构成元件中的至少一个构成元件或至少一种操作，或者可以添加一种或更多种其他构成元件或一种或更多种其他操作。可选地或附加地，可以将多个构成元件(例如，模块或程序)仅集成到一个构成元件中。在这种情况下，集成构成元件可以以与先前操作相同或相似的方式来执行多个构成元件中的每个构成元件的一个或更多个功能，该先前操作由在执行这种集成之前的多个构成元件之中的对应构成元件来运行。根据各种实施例，可以顺序地、并行地、重复地或试探地运行由模块、程序或另一构成元件执行的操作，可以以不同的顺序运行或省略上述操作中的至少一个，或可以添加另一个操作。

从以上描述显而易见的是，根据所公开技术的实施例的图像传感器及其驱动方法即使在合并模式下也可以正常地获取一个或更多个相位检测(PD)像素的图像，并且因此即使在合并模式下也可以持续使用自动聚焦功能。

根据所公开技术的实施例的图像传感器及其驱动方法可以将简单电路(即，第二信号发生器124a和124b)添加到行解码器，并且可以改变如图4中所示的像素阵列的线(或配线)的布置，使得即使在合并模式下也可以正常地获取PD像素图像，并且同时即使在合并模式下也可以持续使用自动聚焦功能。

所公开技术的实施例可以提供能够通过上述专利文献直接或间接地认识到的多种效果。

本领域技术人员将理解，在不脱离所公开技术的精神和基本特征的情况下，可以以不同于本文中所阐述的方式的其他特定方式来实施所公开的技术。因此，以上实施例在所有方面都应解释为说明性的而非限制性的。所公开的技术的范围应该由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，所有落入所附权利要求的含义和等同范围内的改变都旨在包含在其中。另外，对于本领域技术人员而言显而易见的是，在所附权利要求书中彼此没有明确彼此引用的权利要求可以作为所公开技术的实施例组合呈现，或者可以通过在本申请提交之后的后续修改作为新的权利要求书被包括在内。

尽管已经描述了与所公开的技术相一致的多个说明性实施例，但是应当理解，本领域技术人员可以设计出许多其他修改和实施例，这些都将落入本公开的原理的精神和范围内。特别地，可以在本公开、附图和所附权利要求的范围内的组成部分和/或布置中进行多种变化和修改。除了组成部分和/或布置的变化和修改之外，替代使用对本领域技术人员也是显而易见的。

附图中每个元件的附图标记

100：图像传感器

110：像素阵列

120：行解码器

130：CDS

140：ADC

150：输出缓冲区

160：列解码器

170：时序控制器

Claims (21)

1.一种图像传感器，包括：

像素阵列，其包括多个第一像素和第二像素；以及

行解码器，其被配置为将第二行选择信号提供给所述第二像素和在合并模式下与所述第二像素耦接到相同的列线并且与所述第二像素同时被访问的第一像素，并且将第一行选择信号提供给剩余的第一像素。

2.根据权利要求1所述的图像传感器，其中，所述第二行选择信号以如下方式被控制：与所述第二像素的相位检测像素同时被访问的所述第一像素的彩色像素的像素信号不被输出到所述列线。

3.根据权利要求1所述的图像传感器，其中，所述第二行选择信号在与所述第二像素的相位检测像素相对应的区段中具有高电平，而在与和所述相位检测像素同时被访问的所述第一像素的彩色像素相对应的区段中具有低电平。

4.根据权利要求1所述的图像传感器，其中：

所述第一像素中的每个第一像素是设置有多个彩色像素的共享像素；以及

所述第二像素是设置有至少一个相位检测像素的共享像素。

5.根据权利要求4所述的图像传感器，其中：

设置在所述第一像素的每个第一像素中的所述多个彩色像素以拜耳模式布置；以及

设置在所述第二像素中的所述相位检测像素被布置在所述拜耳模式的绿色像素的位置。

6.根据权利要求1所述的图像传感器，其中，设置在所述第二像素中的相位检测像素是半遮蔽像素。

7.根据权利要求1所述的图像传感器，其中，所述行解码器包括：

第一信号发生器，其被配置为产生所述第一行选择信号，所述第一行选择信号将行选择输入信号传输到由行地址信号选择的至少一个行；以及

第二信号发生器，其被配置为基于指示所述合并模式是否被激活的合并使能信号、由所述第一像素与所述第二像素之间的布置关系决定的像素位置信号、所述第一行选择信号以及像素掩蔽信号来产生所述第二行选择信号，其中通过所述像素掩蔽信号来控制与所述第二像素的相位检测像素同时被访问的所述第一像素的彩色像素的像素信号不被输出到所述列线。

8.根据权利要求7所述的图像传感器，其中，所述第二信号发生器包括输出选择电路，所述输出选择电路被配置为基于所述合并使能信号和所述像素位置信号来产生第一多路复用器MUX选择信号，并且基于所述合并使能信号和所述像素位置信号的反相值来产生第二多路复用器MUX选择信号。

9.根据权利要求8所述的图像传感器，

其中，所述第二信号发生器还包括多个多路复用器，所述多个多路复用器被配置为经由选择端子接收所述第一多路复用器MUX选择信号和所述第二多路复用器MUX选择信号中的任意一个，以及

其中，所述多个多路复用器中的每个多路复用器选择所述第一行选择信号以及基于所述第一行选择信号和所述像素掩蔽信号产生的特定信号中的任意一个，并且将选中的信号输出作为所述第二行选择信号。

10.根据权利要求9所述的图像传感器，其中：

接收所述第一多路复用器MUX选择信号的所述多路复用器将所述第二行选择信号输出到所述第二像素；以及

接收所述第二多路复用器MUX选择信号的所述多路复用器将所述第二行选择信号输出到所述第一像素。

11.根据权利要求9所述的图像传感器，其中，所述像素掩蔽信号被配置为在输出所述第二像素的所述相位检测像素的像素信号的区段中具有低电平。

12.根据权利要求1所述的图像传感器，其中，所述行解码器包括：

第一信号发生器，其被配置为产生所述第一行选择信号，所述第一行选择信号将第一行选择输入信号传输到由行地址信号选择的至少一个行；以及

第二信号发生器，其被配置为基于指示所述合并模式是否被激活的合并使能信号、由所述第一像素与所述第二像素之间的布置关系决定的像素位置信号、所述第一行选择信号以及第二行选择输入信号来产生所述第二行选择信号；其中所述第二行选择输入信号提供了如下时间点：在该时间点处防止与所述第二像素的相位检测像素同时被访问的所述第一像素的每个彩色像素的像素信号被输出到所述列线。

13.根据权利要求12所述的图像传感器，其中，所述第二信号发生器包括输出选择电路，所述输出选择电路被配置为基于所述合并使能信号和所述像素位置信号来产生第一多路复用器MUX选择信号，并且基于所述合并使能信号和所述像素位置信号的反相值来产生第二多路复用器MUX选择信号。

14.根据权利要求13所述的图像传感器，

其中，所述第二信号发生器还包括多个多路复用器，所述多个多路复用器被配置为经由选择端子接收所述第一多路复用器MUX选择信号和所述第二多路复用器MUX选择信号中的任意一个，以及

其中，所述多个多路复用器中的每个多路复用器选择所述第一行选择信号以及基于所述第二行选择信号和所述行地址信号产生的初步行选择信号中的任意一个，并且将选中的信号输出作为所述第二行选择信号。

15.根据权利要求14所述的图像传感器，其中：

接收所述第一多路复用器MUX选择信号的所述多路复用器将所述第二行选择信号输出至所述第二像素；以及

接收所述第二多路复用器MUX选择信号的所述多路复用器将所述第二行选择信号输出到所述第一像素。

16.根据权利要求14所述的图像传感器，其中，所述初步行选择信号被配置为在输出所述第二像素的所述相位检测像素的像素信号的区段中具有低电平。

17.一种用于驱动设置有包括多个第一像素和第二像素的像素阵列的图像传感器的方法，所述方法包括：

产生第二行选择信号，所述第二行选择信号被提供给所述第二像素和在合并模式下与所述第二像素耦接到相同的列线并且与所述第二像素同时被访问的第一像素；以及

产生被提供给剩余的第一像素的第一行选择信号。

18.根据权利要求17所述的方法，

其中，产生所述第二行选择信号的步骤包括基于像素掩蔽信号和所述第一行选择信号来产生所述第二行选择信号，以及

其中，所述像素掩蔽信号仅在输出所述第二像素的相位检测像素的像素信号的区段中具有低电平。

19.根据权利要求17所述的方法，其中，产生所述第二行选择信号的步骤包括：产生在输出所述第二像素的相位检测像素的像素信号的区段中具有低电平的初步行选择信号作为所述第二行选择信号。

20.一种图像处理系统，包括：

图像传感器，所述图像传感器包括：

像素阵列，其设置有多个第一像素和第二像素；和

行解码器，其被配置为：将第二行选择信号提供给所述第二像素和在合并模式下与所述第二像素耦接到相同的列线并且与所述第二像素同时被访问的第一像素，并且将第一行选择信号提供给剩余的第一像素；以及

图像信号处理器，其被配置为在所述合并模式下使用所述第二像素的图像来检测相位差。

21.一种图像传感器，包括：

第一子像素阵列；

第二子像素阵列，其包括相位检测子像素，所述第一子像素阵列和所述第二子像素阵列电耦接到列线和不同的行选择线；以及

解码器，其被配置为在合并模式下经由所述行选择线同时向所述第一子像素阵列和所述第二子像素阵列分别提供第一行选择信号和第二行选择信号，

其中，所述第二行选择信号允许在所述第二子像素阵列之内的子像素经由所述列线顺序地输出像素信号，

其中，除了与在所述第一子像素阵列和所述第二子像素阵列之内的相位检测子像素具有用于输出像素信号的相同轮次的子像素之外，所述第一行选择信号允许在所述第一子像素阵列之内的子像素经由所述列线顺序地输出像素信号。

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