CN111737944A - 芯片及其可测试性设计方法、装置 - Google Patents

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Abstract

本发明公开了一种芯片及其可测试性设计方法、装置。芯片的可测试设计方法包括以下步骤：根据扫描链中的扫描寄存器获取所有扫描链的相关性特征；根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。本发明通过将相关性强的扫描链分配到EDT压缩器中不同的异或单元，使得EDT压缩器能够输出更多状态的结果，在不增加额外成本的情况下，能够使用比现有技术更少数量的测试用例达到相同的测试覆盖率。

Description

芯片及其可测试性设计方法、装置
技术领域
本发明涉及芯片测试领域，特别涉及一种芯片及其可测试性设计方法、装置。
背景技术
在芯片设计过程中，为了提高测试覆盖率，基于扫描和自动测试矢量生成(Automatic Test Pattern Generation，ATPG)的可测试性设计(Design forTestability，DFT)技术被普遍采用。可测试性设计是一种集成电路设计技术，通过在电路中添加可测试性设计结构例如扫描链，可使得在电路测试时将电路内部信号暴露给外部，方便控制和观测。随着芯片规模的扩大，芯片的测试数据体积和测试时间会随着增加，自动测试设备(Automatic Test Equipment，ATE)需要提供更多的内存和测试数据传输通道来满足测试需求，增加了测试难度。嵌入式确定性测试(Embedded Deterministic Test，EDT)方法是在扫描电路中加入压缩逻辑，实现测试激励的解压缩以及测试响应压缩，从而减少测试数据和测试通道的数量。
外部的自动测试设备向芯片中的被测电路提供压缩测试激励，测试激励被解压缩为测试矢量加载到扫描链scan chain上，扫描链的输出通过压缩装置被压缩，并通过测试管脚将压缩测试响应输出至自动测试设备，以对压缩测试响应进行分析。
在现有技术的一个例子中，扫描链的数量为m+1，EDT压缩器设有两个测试管脚，如图1所示，扫描链0到扫描链n经过EDT压缩器中的同一个异或单元从测试管脚1输出，扫描链n+1到扫描链m经过EDT压缩器中的另一个异或单元从测试管脚2输出。通常，相邻或相近扫描链中的扫描寄存器都分布在逻辑相关性较强的模块内，上述将扫描链顺序连接到EDT压缩器中同一个异或单元的做法会导致需要更多数量的测试用例pattern才能达到测试要求的覆盖率，降低了芯片测试的效率。
发明内容
本发明要解决的技术问题是为了克服现有技术中的上述缺陷，提供一种在保证测试覆盖率且不增加额外成本的情况下能够降低测试用例数量的芯片及其可测试性设计方法。
本发明是通过下述技术方案来解决上述技术问题：
本发明的第一方面提供一种芯片的可测试性设计方法，包括以下步骤：
根据扫描链中的扫描寄存器获取所有扫描链的相关性特征；
根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
较佳地，所述根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元，具体包括：
根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序；
将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。
较佳地，所述可测试性设计方法还包括：
针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
较佳地，所述相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。
本发明的第二方面提供一种芯片的可测试性设计装置，包括：
获取模块，用于根据扫描链中的扫描寄存器获取所有扫描链的相关性特征；
以及分配模块，用于根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
较佳地，所述分配模块包括：
排序单元，用于根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序；
以及分配单元，用于将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。
较佳地，所述可测试性设计装置还包括调整单元，用于针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
较佳地，所述相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。
本发明的第三方面提供一种芯片，包括EDT压缩器和若干扫描链，所述EDT压缩器中设有至少两个异或单元，所述芯片由第一方面所述的可测试性设计方法设计而成。
本发明的积极进步效果在于：通过将相关性强的扫描链分配到EDT压缩器中不同的异或单元，使得EDT压缩器能够输出更多状态的结果，在不增加额外成本的情况下，能够使用比现有技术更少数量的测试用例达到相同的测试覆盖率。
附图说明
图1为现有技术一个例子中扫描链与EDT压缩器之间的连接结构示意图。
图2为本发明实施例1提供的芯片的可测试性设计方法的流程图。
图3为本发明一个例子中扫描链与EDT压缩器之间的连接结构示意图。
图4为本发明实施例2提供的芯片的可测试性设计装置的结构示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
本发明中的词语“扫描链”是指用于芯片的扫描测试的电路，包括多个扫描寄存器SDFF、功率路径以及扫描路径。功能路径由一个或多个功能性模块组成，用以实现芯片的预定功能。扫描路径包括串联连接的多个缓冲器。
实施例1
本发明实施例提供一种芯片的可测试性设计方法，如图2所示，包括以下步骤：
步骤S201、根据扫描链中的扫描寄存器获取所有扫描链的相关性特征。
其中，步骤S201中获取的相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。在一个例子中，将扫描链中数量最多的某个扫描寄存器的名称作为该扫描链的相关性特征。
步骤S202、根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
在上述例子中，扫描寄存器的名称越接近，认为对应扫描链的相关性越强。例如扫描链1的相关性特征为扫描寄存器DE1，扫描链2的相关性特征为扫描寄存器DE2，扫描链3的相关性特征为扫描寄存器DF1，扫描链4的相关性特征为扫描寄存器DDF1，认为扫描链1和2之间的相关性较强，扫描链3和4之间的相关性较强。
在步骤S202可选的一种实施方式中，具体包括：
步骤S2021、根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序。其中，可以选取某一个扫描链作为参考扫描链，将参考扫描链排在序列的首位，根据与参考扫描链之间的相关性对其他扫描链进行排序，具体地，将与参考扫描链相关性最强的扫描链排在序列的第二位，以此类推，将与参考扫描链相关性最弱的扫描链排在序列的末尾。
步骤S2022、将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。其中，排序中处于相邻位置的扫描链具有较强的相关性，具体可以为相邻的两个扫描链，也可以为相邻的三个扫描链，甚至为相邻的四个扫描链。
在步骤S2022的具体实施中，可以根据EDT压缩器中异或单元的数量选取相邻位置的扫描链。举个例子，若异或单元的数量为两个，则将处于相邻位置的两个扫描链分别分配到这两个异或单元中；若异或单元的数量为三个，则将处于相邻位置的三个扫描链分别分配到这三个异或单元中。
在一个具体的例子中，如图3所示，芯片中扫描链的数量为k，EDT压缩器中设有三个异或单元，步骤S2021中按照与扫描链1的相关性强弱将k个扫描链分别排序为扫描链1、扫描链2、扫描链3、扫描链4，……，扫描链k，其中，处于相邻位置的扫描链1-3具有较强的相关性，将扫描链1分配到第一个异或单元中，将扫描链2分配到第二个异或单元中，将扫描链3分配到第三个异或单元中。处于相邻位置的扫描链4-6具有较强的相关性，将扫描链4分配到第一个异或单元中，将扫描链5分配到第二个异或单元中，将扫描链6分配到第三个异或单元中。以此类推，将相关性强的扫描链分配到三个异或单元中。分配到第一个异或单元中的扫描链包括扫描链1、扫描链4、扫描链7等经过异或运算之后从测试管脚1输出测试响应；分配到第二个异或单元中的扫描链包括扫描链2、扫描链5、扫描链8等经过异或运算之后从测试管脚2输出测试响应；分配到第三个异或单元中的扫描链包括扫描链3、扫描链6、扫描链9等，经过异或运算之后从测试管脚3输出测试响应。
在可选的一种实施方式中，在步骤S202之后还包括：
步骤S203、针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
在图3的例子中，第一个异或单元可以按照“(扫描链1)XOR(扫描链4)XOR(扫描链7)”的顺序进行运算，也可以按照“(扫描链1)XOR(扫描链7)XOR(扫描链4)”的顺序进行运算，还可以按照“(扫描链4)XOR(扫描链7)XOR(扫描链1)”的顺序进行运算。
表1是在一个具体芯片中使用现有方法和本实施例提供的可测试性设计方法的比较结果。其中，该芯片中包括167个扫描链和30万个扫描寄存器，EDT压缩器中设有6个异或单元。
表1
采用的设计方法 测试用例的数量 测试覆盖率
现有方法 8128 99％
本实施例 6798 99％
现有方法 9472 99.2％
本实施例 7758 99.2％
现有方法 10304 99.4％
本实施例 8654 99.4％
从表1中可以看出，在达到相同测试覆盖率的情况下，使用本实施例提供的可测试性设计方法使用了更少数量的测试用例。
本实施例通过将相关性强的扫描链分配到EDT压缩器中不同的异或单元，使得EDT压缩器能够输出更多状态的结果，在不增加额外成本的情况下，能够使用比现有技术更少数量的测试用例达到相同的测试覆盖率。
实施例2
本实施例提供一种芯片的可测试性设计装置40，如图4所示，包括获取模块41和分配模块42。
获取模块用于根据扫描链中的扫描寄存器获取所有扫描链的相关性特征。其中，相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。
分配模块用于根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
在可选的一种实施方式中，分配模块包括排序单元和分配单元。
排序单元用于根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序。
分配单元用于将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。
在可选的一种实施方式中，上述可测试性设计装置还包括调整模块，用于针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
实施例3
本实施例提供一种芯片，包括EDT压缩器和若干扫描链，所述EDT压缩器中设有至少两个异或单元，所述芯片由实施例1提供的可测试性设计方法设计而成。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (9)

1.一种芯片的可测试性设计方法，其特征在于，包括以下步骤：
根据扫描链中的扫描寄存器获取所有扫描链的相关性特征；
根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
2.如权利要求1所述的可测试性设计方法，其特征在于，所述根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元，具体包括：
根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序；
将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。
3.如权利要求2所述的可测试性设计方法，其特征在于，所述可测试性设计方法还包括：
针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
4.如权利要求1-3中任一项所述的可测试性设计方法，其特征在于，所述相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。
5.一种芯片的可测试性设计装置，其特征在于，包括：
获取模块，用于根据扫描链中的扫描寄存器获取所有扫描链的相关性特征；
以及分配模块，用于根据获取的相关性特征将相关性强的扫描链分配到EDT压缩器中不同的异或单元。
6.如权利要求5所述的可测试性设计装置，其特征在于，所述分配模块包括：
排序单元，用于根据获取的相关性特征对所有扫描链按照相关性的强弱进行排序；
以及分配单元，用于将排序中处于相邻位置的至少两个扫描链分配到EDT压缩器中不同的异或单元。
7.如权利要求6所述的可测试性设计装置，其特征在于，所述可测试性设计装置还包括调整模块，用于针对分配到EDT压缩器中同一个异或单元的扫描链，根据相关性的强弱顺序调整扫描链进行异或运算的顺序。
8.如权利要求5-7中任一项所述的可测试性设计装置，其特征在于，所述相关性特征包括扫描寄存器的名称和/或相同扫描寄存器的数量。
9.一种芯片，包括EDT压缩器和若干扫描链，其特征在于，所述EDT压缩器中设有至少两个异或单元，所述芯片由权利要求1-4中任一项所述的可测试性设计方法设计而成。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101739491A (zh) * 2008-11-04 2010-06-16 新思科技有限公司 合成期间的拥塞优化
CN108226763A (zh) * 2016-12-15 2018-06-29 三星电子株式会社 用于扫描链重新排序的方法、设备和计算机程序产品
CN108896905A (zh) * 2018-07-17 2018-11-27 龙口盛福达食品有限公司 一种智能豆浆机ai芯片电路故障自检测方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101739491A (zh) * 2008-11-04 2010-06-16 新思科技有限公司 合成期间的拥塞优化
CN108226763A (zh) * 2016-12-15 2018-06-29 三星电子株式会社 用于扫描链重新排序的方法、设备和计算机程序产品
CN108896905A (zh) * 2018-07-17 2018-11-27 龙口盛福达食品有限公司 一种智能豆浆机ai芯片电路故障自检测方法

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