CN111725292A - 功率器件终端结构及其制作方法以及功率器件 - Google Patents
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Abstract
本公开涉及一种功率器件终端结构及其制作方法以及功率器件，所述终端结构包括：基片；在所述基片上的第一预定区域形成的第一导电区，以及在所述基片上的第二预定区域形成的第二导电区，在所述第一预定区域与所述第二预定区域之间形成有预设数量的沟槽；所述沟槽内填充有绝缘物质；位于所述沟槽底部且与所述沟槽相接触的第一超结结构，所述第一超结结构包括第一半导体块，以及与所述第一半导体块相接触的第二半导体块；所述第一半导体块的导电类型与所述第二半导体块的导电类型不同；位于所述基片上表面的绝缘层；所述绝缘层覆盖所述第二导电区以及所述沟槽；与所述第一导电区相接触的第一金属电极，以及在所述基片下表面形成的第二金属电极。
Description
技术领域
本公开涉及半导体技术领域，具体地，涉及一种功率器件终端结构及其制作方法以及功率器件。
背景技术
在电力电子学领域中，功率开关器件占有重要地位，功率器件决定了整个系统的效率，功率器件一个重要的功能就是阻断高压，根据不同的应用条件，阻断电压范围可以是10V到6500V，甚至更高，而功率器件的阻断电压特性是由终端结构特殊的PN结设计实现的。
因功率器件在一定面积下，有源区和终端区的面积比对功率器件的效率有较大影响，基于对此问题的考虑，相关技术中提出了一种沟槽型终端结构，该结构较传统的场环场版结构来说，在同等阻断电压下，终端区面积可以减小30％以上，但是，当需要提供更高阻断电压时，现有的沟槽型终端结构需要通过增加沟槽数量和/或加深沟槽深度来应对，这在一定程度上增加了工艺难度，并且是以牺牲功率器件的有源区面积来换取提升阻断电压的能力，一定程度上降低了功率器件的效率。
发明内容
本公开提供一种功率器件终端结构及其制作方法以及功率器件。
第一方面，提供一种功率器件终端结构，包括：基片；
在所述基片上的第一预定区域形成的第一导电区，以及在所述基片上的第二预定区域形成的第二导电区，所述基片的导电类型与所述第一导电区不同，所述基片的导电类型与所述第二导电区相同，且所述基片的掺杂浓度与所述第二导电区的掺杂浓度不同；在所述第一预定区域与所述第二预定区域之间形成有预设数量的沟槽；所述沟槽内填充有绝缘物质；位于所述沟槽底部且与所述沟槽相接触的第一超结结构，所述第一超结结构包括第一半导体块，以及与所述第一半导体块相接触的第二半导体块；所述第一半导体块的导电类型与所述第二半导体块的导电类型不同；位于所述基片上表面的绝缘层；所述绝缘层覆盖所述第二导电区以及所述沟槽；与所述第一导电区相接触的第一金属电极，以及在所述基片下表面形成的第二金属电极。
可选地，所述终端结构还包括：位于所述基片的第三预定区域的第二超结结构，所述第二超结结构包括至少一个所述第一半导体块，和与所述第一半导体块相接触的至少一个所述第二半导体块，并且在所述第二超结结构中，所述第一半导体块与所述第二半导体块横向交替排布；所述第三预定区域位于所述第一导电区和所述沟槽之间，和/或所述沟槽之间，和/或所述沟槽与所述第二导电区之间，所述第三预定区域还位于所述基片的上表面且与所述绝缘层的下表面相接触。
可选地，所述第一金属电极同时与所述第一导电区和所述绝缘层相接触。
可选地，所述终端结构还包括位于所述沟槽外侧壁的第三导电区，所述第三导电区的导电类型与所述基片的导电类型不同，且所述第三导电区与所述沟槽的外侧壁相接触。
可选地，所述第一超结结构的排布方式包括横向排布或者纵向排布。
第二方面，提供一种功率器件终端结构的制作方法，所述方法包括：在基片上的第一预定区域形成第一导电区，所述基片的导电类型与所述第一导电区不同；在所述基片上的第二预定区域形成第二导电区，所述基片的导电类型与所述第二导电区相同，且所述基片的掺杂浓度与所述第二导电区的掺杂浓度不同；在所述第一预定区域与所述第二预定区域之间刻蚀出预设数量的沟槽，并在所述沟槽内填充绝缘物质；在所述沟槽底部进行第一导电类型和第二导电类型杂质的交替注入，形成第一超结结构，且所述第一超结结构与所述沟槽相接触；在所述基片的上表面形成绝缘层，所述绝缘层覆盖所述第二导电区以及所述沟槽；在所述第一导电区的上表面形成第一金属电极，且在所述基片的下表面形成第二金属电极。
可选地，所述方法还包括：在所述基片的第三预定区域形成第二超结结构，所述第二超结结构包括至少一个所述第一半导体块，和与所述第一半导体块相接触的至少一个所述第二半导体块，并且在所述第二超结结构中，所述第一半导体块与所述第二半导体块横向交替排布；所述第三预定区域位于所述第一导电区和所述沟槽之间，和/或所述沟槽之间，和/或所述沟槽和所述第二导电区之间，所述第三预定区域还位于所述基片的上表面且与所述绝缘层的下表面相接触。
可选地，所述方法还包括：将所述第一金属电极延伸至所述绝缘层的上表面。
可选地，所述方法还包括：在所述沟槽的外侧壁形成第三导电区，所述第三导电区的导电类型与所述基片的导电类型不同，且所述第三导电区与所述沟槽的外侧壁相接触。
第三方面，提供一种功率器件，包括本公开第一方面所述的功率器件终端结构。
通过上述技术方案，一种功率器件终端结构，包括：基片；在所述基片上的第一预定区域形成的第一导电区，以及在所述基片上的第二预定区域形成的第二导电区，所述基片的导电类型与所述第一导电区不同，所述基片的导电类型与所述第二导电区相同，且所述基片的掺杂浓度与所述第二导电区的掺杂浓度不同；在所述第一预定区域与所述第二预定区域之间形成有预设数量的沟槽；所述沟槽内填充有绝缘物质；位于所述沟槽底部且与所述沟槽相接触的第一超结结构，所述第一超结结构包括第一半导体块，以及与所述第一半导体块相接触的第二半导体块；所述第一半导体块的导电类型与所述第二半导体块的导电类型不同；位于所述基片上表面的绝缘层；所述绝缘层覆盖所述第二导电区以及所述沟槽；与所述第一导电区相接触的第一金属电极，以及在所述基片下表面形成的第二金属电极，这样，可以通过在沟槽底部形成的超级结结构展宽耗尽区，从而可以降低功率器件的局部电场集中程度，并且可以在没有额外占用功率器件有效面积的情况下提高功率器件的阻断电压，进而提高功率器件的效率。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是现有技术中一种功率器件终端结构示意图；
图2是根据一示例性实施例示出的第一种功率器件终端结构示意图；
图3是根据一示例性实施例示出的第二种功率器件终端结构示意图；
图4是根据一示例性实施例示出的第三种功率器件终端结构示意图；
图5是根据一示例性实施例示出的第四种功率器件终端结构示意图；
图6是根据一示例性实施例示出的第一种功率器件终端结构制作方法的流程图；
图7至图11是根据一示例性实施例示出的制作该功率器件终端结构的过程示意图；
图12是根据一示例性实施例示出的第二种功率器件终端结构制作方法的流程图；
图13是根据一示例性实施例示出的第三种功率器件终端结构制作方法的流程图；
图14是根据一示例性实施例示出的第四种功率器件终端结构制作方法的流程图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
首先，对本公开的应用场景进行说明，本公开主要应用于功率器件终端结构的设计场景中，该功率器件可以包括IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)等，在对功率器件的终端结构进行设计时，要本着减小功率器件局部电场集中程度、提高表面击穿电压和可靠性的目的，使功率器件实际击穿电压更接近PN结的理想击穿电压值，并且由于功率器件在一定面积下，有源区和终端区的面积比对功率器件的效率有较大影响，因此，基于对上述问题的考虑，相关技术中提出了一种沟槽型终端结构，图1是一种现有的功率器件终端结构的示意图，如图1所示，现有的终端结构包括基片201；在该基片201上的第一预定区域形成的第一导电区202，以及在该基片上的第二预定区域形成的第二导电区203，该基片201的导电类型与该第一导电区202不同，该基片201的导电类型与该第二导电区203相同，且该基片201的掺杂浓度与该第二导电区203的掺杂浓度不同；在该第一预定区域与该第二预定区域之间形成有预设数量的沟槽204；该沟槽内填充有绝缘物质；位于该基片201上表面的绝缘层207；该绝缘层207覆盖该第二导电区203以及该沟槽204；与该第一导电区202相接触的第一金属电极208，以及在该基片201下表面形成的第二金属电极209，当功率器件需要提供更高的阻断电压时，如图1所示的现有的沟槽型终端结构一般需要通过增加沟槽数量和/或加深沟槽深度来应对，这无疑会占用更多的有源区面积，使得功率器件的效率降低，并且一定程度上也增加了工艺难度。
为解决上述存在的问题，本公开提供一种功率器件终端结构及其制作方法以及功率器件，本公开在该沟槽底部形成第一超结结构，该第一超结结构包括第一半导体块，以及与该第一半导体块相接触的第二半导体块，该第一半导体块的导电类型与该第二半导体块的导电类型不同，通过该第一超结结构可以进一步展宽耗尽区，从而可以降低功率器件的局部电场集中程度，提高功率器件的阻断电压，并且不会额外占用功率器件有源区的面积，进而可以提高功率器件的效率。
下面结合附图，对本公开的具体实施方式进行说明。
图2是根据一示例性实施例示出的一种功率器件终端结构的示意图，如图2所示，该结构包括：基片201；在该基片201上的第一预定区域形成的第一导电区202，以及在该基片201上的第二预定区域形成的第二导电区203，该基片201的导电类型与该第一导电区202不同，该基片201的导电类型与该第二导电区203相同，且该基片201的掺杂浓度与该第二导电区203的掺杂浓度不同；在该第一预定区域与该第二预定区域之间形成有预设数量的沟槽204；该沟槽204内填充有绝缘物质；位于该沟槽204底部且与该沟槽204相接触的第一超结结构，该第一超结结构包括第一半导体块205，以及与该第一半导体块205相接触的第二半导体块206；该第一半导体块205的导电类型与该第二半导体块206的导电类型不同；位于该基片201上表面的绝缘层207；该绝缘层207覆盖该第二导电区203以及该沟槽204；与该第一导电区202相接触的第一金属电极208，以及在该基片201下表面形成的第二金属电极209。
其中，该基片201可以为P型半导体，也可以为N型半导体，由于该基片201的导电类型与该第一导电区202不同，该基片201的导电类型与该第二导电区203相同，因此，当该基片201为P型半导体时，该基片201的导电类型即为P型，该第一导电区202的导电类型即为N型，该第二导电区203的导电类型即为P型，相反的，当该基片201为N型半导体时，该基片201的导电类型即为N型，该第一导电区202的导电类型即为P型，该第二导电区203的导电类型即为N型。
另外，该基片201与该第二导电区203导电类型虽然相同，但两者的掺杂浓度不同，并且在本公开中，该基片201的掺杂浓度为轻掺杂，该轻掺杂的浓度范围可以为2×1013㎝-3到4×1014㎝-3，例如以该基片201为P型半导体为例进行说明，考虑到实际的应用场景中，可以通过在本征半导体中掺入三价的硼元素形成P型半导体，因此，在本公开中，一种可能的实现方式可以是，按照位于上述掺杂浓度范围的第一预设掺杂浓度在本征半导体中掺入三价的硼元素，以形成该基片201，并且可以按照与该基片201不同掺杂浓度的第二预设掺杂浓度在本征半导体中掺入三价的硼元素，以形成该第二导电区203，此处只是举例说明，本公开对此不作限定。
还需说明的是，如图2所示，该第一预定区域可以位于功率器件(如IGBT)的终端结构中有源区和终端区接触面的两侧，并且该第一预定区域可以与该基片201的上表面相接触，该第二预定区域可以位于该功率器件终端区的上表面边缘处，并且该第二预定区域也与该基片201的上表面相接触。
进一步地，在图2所示的终端结构中，该沟槽204可以包括矩形槽、梯形槽、U型槽或者异型槽，本公开对此不作限定，如图2所示，在一种优选的实施方式中，该沟槽204可以为U型槽，该沟槽204中的绝缘物质可以为二氧化硅、氮化硅、硼磷硅玻璃等。
进一步地，该沟槽204的深度可以是为1～50um。
进一步地，该沟槽204的宽度可以为0.5～20um。
进一步地，该沟槽204的相对间距可以为1～60um。
进一步地，该沟槽204的相对深度可以为0～20um。
另外，图2中仅示例性的示出了两个沟槽204，本公开对该沟槽的数量不加限定。
在本公开中，该第一超结结构中的第一半导体块205和该第二半导体块206的导电类型不同，其中，该第一半导体块205的导电类型可以为P型或者N型，因此，在该第一半导体块205的导电类型为P型时，该第二半导体块206的导电类型即为N型，相反的，在该第一半导体块205的导电类型为N型时，该第二半导体块206的导电类型即为P型，这样，每一个该第一超结结构即为一个PN结，在每个沟槽底部均形成一个该第一超结结构，即相当于多个PN结并联，基于这种结构特性，可以使得该功率器件通过较大的漏电流，从而可以对功率器件的有源区进行保护，并且可以进一步展宽耗尽区，降低功率器件的局部电场集中程度，提高功率器件的阻断电压，并且不会额外占用功率器件有源区的面积，进而可以提高功率器件的效率。
在本公开中，该绝缘层207覆盖该第二导电区203以及沟槽204，可以防止外部杂质进入沟槽204以及该第二导电区203，并且，该绝缘层207的材料可以为硅氧化物，如二氧化硅、硼磷硅玻璃等，也可以为有机物，如聚酰亚胺(PI)，本公开对此不作限定。
另外，在图2所示的终端结构中，形成该第一金属电极208的金属可以为铝、硅铝合金、硅铝铜合金、镍以及金等，形成该第二金属电极209的金属可以为铝、铝钛合金或者其它金属合金等。
可选地，该第一超结结构的优选排布方式可以为横向排布或者纵向排布，图2中仅示例性的示出了该第一超结结构为横向排布方式，当然，在具体应用场景中，根据实际应用需求的不同，该第一超结结构的排布方式也可以是其它任意角度的排布，本公开对此不作限定。
可选地，图3是根据图2所示实施例示出的一种功率器件终端结构的示意图，如图3所示，该终端结构还包括：位于该基片201的第三预定区域的第二超结结构，该第二超结结构包括至少一个第一半导体块205，和与该第一半导体块205相接触的至少一个第二半导体块206，并且在该第二超结结构中，该第一半导体块205与该第二半导体块206横向交替排布。
其中，如图3所示，该第三预定区域位于该第一导电区202和该沟槽204之间，和/或该沟槽204之间，和/或该沟槽204和该第二导电区203之间，该第三预定区域还位于该基片201的上表面且与该绝缘层207的下表面相接触。
由于功率器件表面在加工工序可能会引入较多缺陷，并且会存在可动离子沾污的风险，而在功率器件阻断电压时，PN结反偏承受高电场，此时表面缺陷及可动离子就有可能在功率器件表面形成漏电尖峰或电场集中，这会降低功率器件阻断电压的能力，在本公开中，如图3所示，在该基片201上表面形成该第二超结结构后，既可以有效屏蔽上述问题，也可以进一步提高功率器件阻断电压的能力，提高器件的可靠性。
还需说明的是，在本公开中，该第二超结结构中，该第一半导体块205和该第二半导体块206横向交替分布，例如，以该第二超结结构位于沟槽204之间为例进行说明，在形成该第二超结结构时，可以先紧邻该终端结构最左侧的第一个沟槽204的右外侧壁形成该第一半导体块205，紧接着，在该第一半导体块205的右侧水平区域形成该第二半导体块206，该第二半导体块206与该第一半导体块205相接触，至此，若确定该第一个沟槽204与右侧相邻的第二个沟槽204之间还有空间时，可以继续在该第二半导体块206的右侧水平区域形成第二个该第一半导体块205，再往右，若还有剩余空间，还可以继续在第二个该第一半导体块205的右侧水平区域形成第二个该第二半导体块206，直至将第一个沟槽204和第二个沟槽204之间的空间填满，此处只是举例说明，在本公开中，位于该第一导电区202和该沟槽204之间，以及位于该沟槽204和该第二导电区203之间的该第二超结结构中该第一半导体块205和该第二半导体块206的排布分式均与两个沟槽204之间的排布方式相同，本公开对此不作限定。
可选地，图4是根据图3所示实施例示出的一种功率器件终端结构的示意图，如图4所示，在该终端结构中，该第一金属电极208可以同时与该第一导电区202和该绝缘层207相接触，在图4所示的实施例中，将该第一金属电极208延伸到绝缘层207上的金属上，这相当于形成了场版结构，利用电容耦合原理，可以分散电场在该第一导电区202的集中程度，从而可以提高功率器件耐高压的鲁棒性。
其中，在将该第一金属电极208延伸到绝缘层207上时，具体延伸的长度可以是1um到10um，在实际应用场景中，该延伸的长度也可以大于10um，本公开对此不作限定。
可选地，图5是根据图4所示实施例示出的一种功率器件终端结构的示意图，如图5所示，该终端结构还包括位于该沟槽204外侧壁的第三导电区210，该第三导电区210的导电类型与该基片201的导电类型不同，且该第三导电区210与该沟槽204的外侧壁相接触。
需要说明的是，采用图5所示的该第三导电区210，可以将沟槽204侧壁的电场进一步往外延伸，从而对该沟槽204的侧壁形成一个保护层，这样可以进一步提高功率器件耐高压的鲁棒性。
采用上述所述的功率器件终端结构，可以通过在沟槽底部形成的超级结结构展宽耗尽区，从而可以降低功率器件的局部电场集中程度，并且可以在没有额外占用功率器件有效面积的情况下提高功率器件的阻断电压，进而提高功率器件的效率。
图6是根据一示例性实施例示出的一种功率器件终端结构的制作方法的流程图，如图6所示，该方法包括以下步骤：
在步骤601中，在基片上的第一预定区域形成第一导电区，该基片的导电类型与该第一导电区不同。
其中，该第一预定区域可以位于功率器件的终端结构中有源区和终端区接触面的两侧，并且该第一预定区域可以与该基片的上表面相接触，该第一预定区域如图7所示的202区域。
在一种可能的实现方式中，可以通过注入、扩散、驱入等工艺在该第一预定区域形成该第一导电区，如图7所示，201即为该基片，202即为该第一导电区，另外，图7所示结构图为终端区的结构示意图，在该终端区的左侧(图中未画出)为有源区，因此，可以在图7所示的202区域形成该第一导电区。
需要说明的是，该基片201可以为P型半导体，也可以为N型半导体，由于该基片201的导电类型与该第一导电区202不同，因此，当该基片201为P型半导体时，该基片201的导电类型即为P型，该第一导电区202的导电类型即为N型，相反的，当该基片201为N型半导体时，该基片201的导电类型即为N型，该第一导电区202的导电类型即为P型。
在步骤602中，在该基片上的第二预定区域形成第二导电区，该基片的导电类型与该第二导电区相同，且该基片的掺杂浓度与该第二导电区的掺杂浓度不同。
其中，该第二预定区域可以位于该功率器件终端区的上表面边缘处，如图8所示的203区域。
在本步骤中，也可以通过注入、扩散、驱入等工艺在该第二预定区域形成该第二导电区，如图8所示，203即为该第二导电区。
另外，由于该基片201的导电类型与该第二导电区203相同，因此，当该基片201为P型半导体时，该基片201的导电类型即为P型，该第二导电区203的导电类型也为P型，相反的，当该基片201为N型半导体时，该基片201的导电类型即为N型，该第二导电区203的导电类型即为N型，但是，该基片201与该第二导电区203的掺杂浓度不同，并且在本公开中，该基片201的掺杂浓度为轻掺杂，该轻掺杂的浓度范围可以为2×1013㎝-3到4×1014㎝-3，例如以该基片201为P型半导体为例进行说明，考虑到实际的应用场景中，可以通过在本征半导体中掺入三价的硼元素形成P型半导体，因此，在本公开中，一种可能的实现方式可以是，按照位于上述掺杂浓度范围的第一预设掺杂浓度在本征半导体中掺入三价的硼元素，以形成该基片201，并且可以按照与该基片201不同掺杂浓度的第二预设掺杂浓度在本征半导体中掺入三价的硼元素，以形成该第二导电区203，此处只是举例说明，本公开对此不作限定。
在步骤603中，在该第一预定区域与该第二预定区域之间刻蚀出预设数量的沟槽，并在该沟槽内填充绝缘物质。
其中，该刻蚀可以为干法刻蚀，如图9所示，204即为该沟槽，该沟槽204可以包括矩形槽、梯形槽、U型槽或者异型槽，本公开对此不作限定，如图2所示，在一种优选的实施方式中，该沟槽204可以为U型槽，该沟槽204中的绝缘物质可以为二氧化硅、氮化硅、硼磷硅玻璃等。
另外，该沟槽204的深度可以是为1～50um；该沟槽204的宽度可以为0.5～20um；该沟槽204的相对间距可以为1～60um；该沟槽204的相对深度可以为0～20um；图9中仅示例性的示出了两个沟槽204，本公开对该沟槽的数量不加限定。
在步骤604中，在该沟槽底部进行第一导电类型和第二导电类型杂质的交替注入，形成第一超结结构，且该第一超结结构与该沟槽相接触。
其中，该第一导电类型可以为P型或者N型，并且，在该第一导电类型为P型时，该第二导电类型即为N型，相反的，在该第一导电类型为N型时，该第二导电类型即为P型。
图10所示即为执行本步骤后的功率器件终端结构示意图，在本步骤中，通过在该沟槽204的底部进行第一导电类型和第二导电类型杂质的交替注入可以形成图10中所示的第一半导体块205和第二半导体块206，从而形成该第一超结结构，这样，在每个该沟槽204底部均形成一个该第一超结结构，另外，该第一超结结构的优选排布方式可以为横向排布或者纵向排布，图10中仅示例性的示出了该第一超结结构为横向排布方式，当然，在具体应用场景中，根据实际应用需求的不同，该第一超结结构的排布方式也可以是其它任意角度的排布，本公开对此不作限定。
还需说明的是，由于每一个该第一超结结构即为一个PN结，在每个沟槽底部均形成一个该第一超结结构，即相当于多个PN结并联，基于这种结构特性，可以使得该功率器件通过较大的漏电流，从而可以对功率器件的有源区进行保护，并且可以进一步展宽耗尽区，降低功率器件的局部电场集中程度，提高功率器件的阻断电压，并且不会额外占用功率器件有源区的面积，进而可以提高功率器件的效率。
在步骤605中，在该基片的上表面形成绝缘层，该绝缘层覆盖该第二导电区以及该沟槽。
在本步骤中，可以通过淀积工艺形成该绝缘层，如图11所示，207即为该绝缘层，在本公开中，该绝缘层207覆盖该第二导电区203以及沟槽204，可以防止外部杂质进入沟槽204以及该第二导电区203，并且，该绝缘层的材料可以为硅氧化物，如二氧化硅、硼磷硅玻璃等，也可以为有机物，如聚酰亚胺(PI)，本公开对此不作限定。
在步骤606中，在该第一导电区的上表面形成第一金属电极，且在该基片的下表面形成第二金属电极。
其中，形成该第一金属电极的金属可以为铝、硅铝合金、硅铝铜合金、镍以及金等，形成该第二金属电极的金属可以为铝、铝钛合金或者其它金属合金等，如图2所示，208即为该第一金属电极，209即为该第二金属电极。
在本步骤中，可以通过淀积及蚀刻金属形成该第一金属电极208，可以在该基片201的下表面通过溅射或蒸发等工艺形成该第二金属电极209。
可选地，图12是根据图6所示实施例示出的一种功率器件终端结构的制作方法的流程图，如图12所示，该方法还包括以下步骤：
在步骤607中，在该基片的第三预定区域形成第二超结结构，该第二超结结构包括至少一个该第一半导体块，和与该第一半导体块相接触的至少一个该第二半导体块，并且在该第二超结结构中，该第一半导体块与该第二半导体块横向交替排布。
例如，图3所示即为执行本步骤后的功率器件终端结构示意图，如图3所示，该第三预定区域位于该第一导电区202和该沟槽204之间，和/或该沟槽204之间，和/或该沟槽204和该第二导电区203之间，该第三预定区域还位于该基片201的上表面且与该绝缘层207的下表面相接触，另外，图3中位于该第三预定区域的205即为该第二超结结构中的该第一半导体块，图3中位于该第三预定区域的206即为该第二超结结构中的该第二半导体块。
由于功率器件表面在加工工序可能会引入较多缺陷，并且会存在可动离子沾污的风险，而在功率器件阻断电压时，PN结反偏承受高电场，此时表面缺陷及可动离子就有可能在功率器件表面形成漏电尖峰或电场集中，这会降低功率器件阻断电压的能力，在本公开中，如图3所示，在该基片201上表面形成该第二超结结构后，既可以有效屏蔽上述问题，也可以进一步提高功率器件阻断电压的能力，提高器件的可靠性。
另外，在本公开中，组成该第二超结结构的该第一半导体块205和该第二半导体块206在该第三预定区域横向交替分布，其具体横向排布方式可以参考上述实施例中的相关描述，在此不再赘述。
可选地，图13是根据图12所示实施例示出的一种功率器件终端结构的制作方法的流程图，如图13所示，该方法还包括以下步骤：
在步骤608中，将该第一金属电极延伸至该绝缘层的上表面。
例如，图4所示即为执行本步骤后的功率器件终端结构示意图，如图4所示，在该终端结构中，该第一金属电极208可以同时与该第一导电区202和该绝缘层207相接触，在图4所示的实施例中，将该第一金属电极208延伸到绝缘层207上的金属上，这相当于形成了场版结构，利用电容耦合原理，可以分散电场在该第一导电区202的集中程度，从而可以提高功率器件耐高压的鲁棒性。
其中，在将该第一金属电极208延伸到绝缘层207上时，具体延伸的长度可以是1um到10um，在实际应用场景中，该延伸的长度也可以大于10um，本公开对此不作限定。
可选地，图14是根据图13所示实施例示出的一种功率器件终端结构的制作方法的流程图，如图14所示，该方法还包括以下步骤：
在步骤609中，在该沟槽的外侧壁形成第三导电区，该第三导电区的导电类型与该基片的导电类型不同，且该第三导电区与该沟槽的外侧壁相接触。
例如，图5所示即为执行本步骤后的功率器件终端结构示意图，图5中的210即为该第三导电区，需要说明的是，采用图5所示的该第三导电区210，可以将沟槽204侧壁的电场进一步往外延伸，从而对该沟槽204的侧壁形成一个保护层，这样可以进一步提高功率器件耐高压的鲁棒性。
采用上述制作方法制作的该功率器件终端结构，可以通过在沟槽底部形成的超级结结构展宽耗尽区，从而可以降低功率器件的局部电场集中程度，并且可以在没有额外占用功率器件有效面积的情况下提高功率器件的阻断电压，进而提高功率器件的效率。
本公开还提供一种功率器件，包括上述所述的功率器件终端结构。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。
Claims (10)
1.一种功率器件终端结构，其特征在于，包括：
基片；
在所述基片上的第一预定区域形成的第一导电区，以及在所述基片上的第二预定区域形成的第二导电区，所述基片的导电类型与所述第一导电区不同，所述基片的导电类型与所述第二导电区相同，且所述基片的掺杂浓度与所述第二导电区的掺杂浓度不同；
在所述第一预定区域与所述第二预定区域之间形成有预设数量的沟槽；所述沟槽内填充有绝缘物质；
位于所述沟槽底部且与所述沟槽相接触的第一超结结构，所述第一超结结构包括第一半导体块，以及与所述第一半导体块相接触的第二半导体块；所述第一半导体块的导电类型与所述第二半导体块的导电类型不同；
位于所述基片上表面的绝缘层；所述绝缘层覆盖所述第二导电区以及所述沟槽；
与所述第一导电区相接触的第一金属电极，以及在所述基片下表面形成的第二金属电极。
2.根据权利要求1所述的终端结构，其特征在于，所述终端结构还包括：位于所述基片的第三预定区域的第二超结结构，所述第二超结结构包括至少一个所述第一半导体块，和与所述第一半导体块相接触的至少一个所述第二半导体块，并且在所述第二超结结构中，所述第一半导体块与所述第二半导体块横向交替排布；
所述第三预定区域位于所述第一导电区和所述沟槽之间，和/或所述沟槽之间，和/或所述沟槽和所述第二导电区之间，所述第三预定区域还位于所述基片的上表面且与所述绝缘层的下表面相接触。
3.根据权利要求2所述的终端结构，其特征在于，所述第一金属电极同时与所述第一导电区和所述绝缘层相接触。
4.根据权利要求3所述的终端结构，其特征在于，所述终端结构还包括位于所述沟槽外侧壁的第三导电区，所述第三导电区的导电类型与所述基片的导电类型不同，且所述第三导电区与所述沟槽的外侧壁相接触。
5.根据权利要求1至4任一项所述的终端结构，其特征在于，所述第一超结结构的排布方式包括横向排布或者纵向排布。
6.一种功率器件终端结构的制作方法，其特征在于，所述方法包括：
在基片上的第一预定区域形成第一导电区，所述基片的导电类型与所述第一导电区不同；
在所述基片上的第二预定区域形成第二导电区，所述基片的导电类型与所述第二导电区相同，且所述基片的掺杂浓度与所述第二导电区的掺杂浓度不同；
在所述第一预定区域与所述第二预定区域之间刻蚀出预设数量的沟槽，并在所述沟槽内填充绝缘物质；
在所述沟槽底部进行第一导电类型和第二导电类型杂质的交替注入，形成第一超结结构，且所述第一超结结构与所述沟槽相接触；
在所述基片的上表面形成绝缘层，所述绝缘层覆盖所述第二导电区以及所述沟槽；
在所述第一导电区的上表面形成第一金属电极，且在所述基片的下表面形成第二金属电极。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在所述基片的第三预定区域形成第二超结结构，所述第二超结结构包括至少一个所述第一半导体块，和与所述第一半导体块相接触的至少一个所述第二半导体块，并且在所述第二超结结构中，所述第一半导体块与所述第二半导体块横向交替排布；
所述第三预定区域位于所述第一导电区和所述沟槽之间，和/或所述沟槽之间，和/或所述沟槽和所述第二导电区之间，所述第三预定区域还位于所述基片的上表面且与所述绝缘层的下表面相接触。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
将所述第一金属电极延伸至所述绝缘层的上表面。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在所述沟槽的外侧壁形成第三导电区，所述第三导电区的导电类型与所述基片的导电类型不同，且所述第三导电区与所述沟槽的外侧壁相接触。
10.一种功率器件，其特征在于，包括权利要求1至5任一项所述的功率器件终端结构。
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