CN111699630B

CN111699630B - 用于调制锁相环电路的小数分频器

Info

Publication number: CN111699630B
Application number: CN201980011318.0A
Authority: CN
Inventors: 艾哈迈德·埃米拉; 费萨尔·侯赛因
Original assignee: Shenzhen Goodix Technology Co Ltd
Current assignee: Shenzhen Goodix Technology Co Ltd
Priority date: 2019-06-05
Filing date: 2019-11-15
Publication date: 2023-08-15
Anticipated expiration: 2039-11-15
Also published as: CN111699630A

Abstract

一种调制锁相环电路中的小数分频器。该小数分频器可以接收具有整数和小数分量的基分频值，还可以接收数据信号来调制该分频值。移位值用于选择性地对调制的分频值进行移位和缩放以生成移位的小数分量值。该移位的小数分量值可以被添加到基整数分量中，并进行去移位和去缩放以生成校正的分频值。然后，可以通过将时钟输出信号的频率顺序地除以该校正的分频值来生成反馈信号。

Description

用于调制锁相环电路的小数分频器

相关申请的交叉引用

本申请要求享有于2019年6月5日提交的、申请号为16/432,916、名称为“用于调制锁相环电路的小数分频器”的美国专利申请的优先权，上述专利申请的全部内容通过引用并入本专利的内容。

技术领域

本发明一般涉及振荡器电路。尤其，本发明的实施例涉及一种用于调制锁相环电路的小数分频器。

背景技术

许多种类的电子应用包括诸如时钟电路等，这些应用依赖于稳定的频率基准。其中一些这样的应用使用晶体振荡器或其它合适精度的振荡器，以生成参考频率。然后，将该参考频率输入锁相环(phase-locked loop,PLL)，锁相环可以输出参考频率的某些所需倍数。通常，PLL具有包括分频器的反馈回路，并且分频器的输出与参考频率一起作为反馈输入到PLL。这样，可以有效地使用与分频器相关的分频值来控制PLL输出频率和参考频率之间的倍数关系。

在一些应用中，需要PLL输出参考频率的小数(即非整数)倍。在这种应用中，可以使用所谓的小数分频器PLL。根据传统的方法，小数分频器PLL中的分频器随时间在多个整数分频值之间交替，因此平均而言，结果实际上是小数分频值。然而，在一些应用中，需要调制PLL的输出频率。例如，接收数据信号来作为小数分频器的输入，使得PLL的输出是调频信号，该调频信号通过对载波频率进行调频来表示该数据信号。在这种应用中，在PLL中生成小数分频值的传统方法往往会产生不希望的结果。

发明内容

本申请实施例提供一种用于在调制锁相环电路中实现小数分频器的电路、设备和方法。例如，小数分频器可以接收具有整数和小数分量的基分频值(例如，对应于通过将分频值乘以参考频率而产生的载波频率)。小数分频器还可以接收数据信号来调制分频值。本申请实施例使用移位值(例如，一个或多个预设移位值和/或可由移位输入信号设置的值)来选择性地对调制的分频值进行移位和缩放以生成移位的小数分量值。可以将该移位的小数分量值添加到基整数分量中，并进行移位和缩放以生成校正的分频值。然后，可以通过将时钟输出信号的频率顺序地除以该校正的分频值来生成反馈信号。

根据一组实施例，提供了一种小数分频锁相环(PLL)系统。该系统包括：相位比较块，用于输出相位比较信号，该相位比较信号为比较输入参考时钟信号与反馈信号的函数，该输入参考时钟信号以参考频率接收，并且该反馈信号以反馈频率接收；与该相位比较块耦合的环路滤波器块，用于输出控制信号，该控制信号为滤波该相位比较信号的函数；与该环路滤波器块耦合的振荡器块，用于响应于该控制信号输出频率为输出频率的时钟输出信号；以及移位小数分频器子系统。该移位小数分频器子系统包括：多个输入节点，用于接收该时钟输出信号、分频值信号以及数据信号，该分频值信号指示具有基整数分量和基小数分量的基分频值；与该多个输入节点中的至少一些耦合的小数移位调制器，用于生成移位的小数分量值，该移位的小数分量值为该基小数分量、该数据信号以及该移位值的函数；与该小数移位调制器耦合的小数化器，用于响应于接收该移位的小数分量值，生成第一整数流，使得该第一整数流随着时间平均为该移位的小数分量值；与该小数化器耦合的整数去移位器，用于通过去移位该第一整数流和该基整数分量的和来生成第二整数流，使得该第二整数流随着时间平均为调制的分频值，该调制的分频值对应于由该数据信号调制的基分频值；与该整数去移位器耦合的分频器，用于生成该反馈信号，该反馈信号为通过该第二整数流顺序分频时钟输出信号的频率的函数；以及与该相位比较块耦合的输出节点，用于向该相位比较块提供该反馈信号，使得该输出频率为该参考频率的倍数，该倍数由该移位小数分频器子系统控制。

根据另一组实施例，提供一种小数分频器系统。该系统包括：多个输入节点，用于接收分频值信号和数据信号，该分频值信号指示具有基整数分量和基小数分量的基分频值；与该多个输入节点中的至少一些耦合的小数移位调制器，用于生成移位的小数分量值，该移位的小数分量值为基小数分量、该数据信号以及该移位值的函数；与该小数移位调制器耦合的小数化器，用于响应于接收该移位的小数分量值，生成第一整数流，使得该第一整数流随着时间平均为该移位的小数分量值；与该小数化器耦合的整数去移位器，用于通过去移位该第一整数流和该基整数分量的和来生成第二整数流，使得该第二整数流随着时间平均为调制的分频值，该调制的分频值对应于由该数据信号调制的基分频值；以及与该整数去移位器耦合的分频器，用于生成该反馈信号，该反馈信号为通过该第二整数流顺序分频时钟输出信号的频率的函数。

根据另一组实施例，该实施例提供了一种用于对时钟输出信号进行小数分频以生成反馈信号的方法。该方法包括：接收分频值信号和数据信号，该分频值信号指示具有基整数分量和基小数分量的基分频值；生成移位的小数分量值，该移位的小数分量值为基小数分量、该数据信号以及移位值的函数；响应于生成该移位的小数分量值，生成第一整数流，使得该第一整数流随着时间平均为该移位的小数分量值；通过去移位该第一整数流和该基整数分量的和来生成第二整数流，使得该第二整数流随着时间平均为调制的分频值，该调制的分频值对应于由该数据信号调制的基分频值；以及生成该反馈信号，该反馈信号为通过该第二整数流顺序分频该时钟输出信号的频率的函数。

附图说明

本文所提及并构成本发明一部分的附图示出了本发明的实施例。附图和说明书用于解释本发明的原理。

图1说明性地示出了锁相环系统，作为各种实施例的上下文；

图2A和2B示出了对应于说明性调频信号的一部分和说明性小数分频值的相应调制以使用传统小数分频器PLL生成信号的图。；

图3示出了根据各种实施例的移位小数分频器系统的框图；

图4示出了小数分频器系统的操作图，诸如图3的移位小数分频器系统；

图5示出了根据各种实施例的示例性小数分频器锁相环系统，其包括移位小数分频器的示例性实现；以及

图6示出了根据各种实施例，用于对时钟输出信号进行小数分频以生成反馈信号的说明性方法的流程图。

在附图中，相似的组件和/或特征可以具有相同的参考标记。此外，可以通过在参考标记后的第二个标记来区分相同类型的各种部件，该第二标记在相似部件之间进行区分。如果在说明书中仅使用第一参考标记，则该描述适用于具有相同的第一参考标记的任何类似部件，而与第二参考标记无关。

具体实施方式

在下面的描述中，为了理解本发明，提供了诸多具体细节，然而，本领域技术人员应当理解，可以在没有这些细节中的一个或多个的情况下实现本发明。在其他示例中，为了简洁起见，将不再对本领域已知的特征和技术进行描述。

图1说明性的示出了锁相环系统100，其作为各种实施例的上下文。PLL系统100根据接收的PLL输入信号(PLLin)105生成PLL输出信号(PLLout)140。例如，PLLin 105可以是在特定输入频率下由晶体振荡器等生成的时钟参考信号。PLL系统100使用反馈环路，以PLLout 140被锁定到期望的输出频率上(例如，PLLin 105的输入频率的倍数)的方式，生成PLLout 140。

如图所示，PLL系统100包括相位比较块110、环路滤波器块120、压控振荡器块130以及分频器块150。该相位比较块110可以被实现为相位/频率检测器(phase/frequencydetector,PFD)，或任何其他合适的组件，其以输入参考频率(f_REF)接收PLLin 105，并将PLLin 105与由PLL系统100的反馈环路反馈的信号进行比较。反馈信号的频率处于反馈频率(f_FDBK)107。相位比较块110的输出是该比较的函数，并被馈送到环路滤波器块120。环路滤波器块120可以包括任何便于在反馈环路上进行滤波的合适组件，例如电荷泵和低通滤波器。环路滤波器块120的输出可以用作控制VCO块130的控制电压。VCO块130可以包括任何合适的振荡器，例如电感电容(LC)振荡器、环形振荡器等。

PLL系统100的输出频率(即PLLout 140的频率)或f_OUT，其是与分频器块150相关联的分频值的函数。例如，如果分频器块150被设计为将f_OUT除以N(例如，其中N是非零整数)，则PLL系统100将试图将f_OUT锁定到N倍于f_REF的频率(PLLin 105的频率)。通过这种方式，与分频器块150相关联的分频值可以有效地定义PLLout 140和PLLin 105频率之间的数学关系，从而有效地控制f_OUT。

这种PLL系统100的某些应用可以利用分频器块150的能力来控制f_OUT以用于频率调制。例如，频率调制(FM)发射机可以使用数据信号来调制载波信号的频率，使得载波频率中的调制可以有效地对数据信号的数据进行编码。一些FM发射机通过将数据信号与PLLout140一起输入到分频器块150中来实现频率调制。在此类实施方式中，当不存在数据信号时(即，分频器块150的输入处仅存在PLLout 140)，PLL系统100将被配置为输出载波信号(即，f_OUT将是期望的载波频率)。当分频器块150的输入端处同时存在PLLout 140和数据信号时，数据信号会影响由分频器块150输出的信号的频率(f_FDBK)107，从而影响PLLout 140的频率(f_OUT)，造成PLL系统100的调制输出。

在一些应用中，期望PLL系统100输出参考频率的小数(即，非整数)倍。在这样的应用中，可以在PLL系统100中使用所谓的小数分频器，并且小数分频值可以被表征为“N.F”，其中“N”是小数分频值的整数部分，“F”是小数分频值的小数部分。例如，使用小数分频器，PLL系统100试图将f_OUT锁定为f_REF的N.F倍的频率。在某些应用中，这种小数分频器可用于实现FM。作为参考，示出了小数分频器块(如150’所示)的传统实现方式的框图。所示的小数分频器块150’包括第一加法器152、小数化器154、第二加法器156以及整数分频器158。小数化器154用于生成小数分频值(“F”)的小数部分并作为接收的数据信号146的函数。例如，F的值响应于数据信号146的变化而动态地变化。在所示的实施方式中，第一加法器152将某个基F₀ 143值(例如，对应于载波频率)作为一个输入，并将数据信号146作为其另一输入，使得第一加法器152的输出是两者之和。该和是期望的F 144，其有效地对应于由数据信号146调制的载波。小数化器154的输出通常是随着时间平均为该期望的值F 144的变化的整数值。然后，第二加法器156可以将小数化器154的输出与设定值N 142相加(即，小数分频值的整数部分)，以便第二加法器156的输出是随着时间平均为该N.F的变化的整数值，该变化的整数值被输入到整数分频器158。整数分频器158接收PLLout 140，并且可以生成反馈信号，该反馈信号作为将f_OUT除以自加法器156输出的变化的整数值的函数。因此，如期望的那样，f_FDBK107随时间的平均值实际上为将f_OUT除以N.F。

传统小数化器154被用来产生作为随时间的平均值的期望的F 144。一些这样的传统小数化器154被用来生成一个周期函数，该周期函数随着时间平均为该期望的F 144。例如，为了获得F 144的值为0.5，该小数化器154可以生成一个整数的周期流，例如“1 1 0 01 1 0 0…”，尽管这种方法可以准确地生成期望的小数值，但是小数值变化的周期性有效地导致f_FDBK 107以恒定周期变化。f_FDBK 107中的该周期性变化可以表现为一个或多个特定频率中的恒定功率，从而导致杂散能量(“杂散”)和/或其他不希望的伪像，这些伪像会破坏PLLout 140。为了使这种伪像最小化，小数化器154的其他传统实施方式可以使用所谓的“sigma-delta”架构。不同于使用周期函数来生成期望的时间平均，sigma-delta架构可以使用伪随机函数来生成随着时间平均为该期望的F144的整数流。例如，要获得F144的值为0.5，该小数化器154可能会生成整数流，例如“1 2 -2 0 -1 0 1 1 0 0 -2…”。由于函数不是完全随机的，因此某些伪像(例如杂散)仍然可以表现在PLLout 140上，但这些伪像通常在能量和传播上降低，表现为噪声层的最小增加。此外，一些这样的架构可以使用噪声整形技术或其他技术来将噪声推出波带。

尽管这种传统的小数分频块150’在许多应用中是有效的，但是本文实施例描述的是认识并试图解决在某些情况下出现的对该传统的小数分频器块150’的限制。此种情形如图2A和2B所示。图2A和2B示出了图2A和2B示出了对应于说明性调频信号230的一部分和说明性小数分频值(N.F)240的相应调制以使用传统小数分频器PLL来生成信号230的图200。。回到图2A，示出了FM信号230的一部分的第一曲线图200a。如图所示，信号230的频率210随时间220变化。例如，信号230表示用于调制载波的频率的数据信号；载波可以是360兆赫(MHz)，而信号230的带宽可以在16MHz附近。图2B示出了对应的N.F值240，其可以被用来使用传统的小数分频器PLL来生成信号230，如参考图1中描述的。例如，在PLL输入端使用32MHz的f_REF，并使用N＝11的整数分频器值，PLL将试图将f_OUT锁定为f_REF的N倍或352MHz。类似地，使用11.25的小数分频值(N.F)240可以生成360MHz的f_OUT(即32MHz乘以11.25)。在这种情况下，N 142将被设置为11，F 144将被设置为0.25。可以假设F 144可以是零到某个最大值之间的任何整数(例如“999”)，这取决于表示F 144的位数。

如图所示，改变信号230的频率210会带来N.F 240的相应变化。例如，从图的最左边开始，频率210大约在载波频率处开始，而N.F 240大约在11.25处开始。随着频率210增加，N.F 240相应地增加。值得注意的是，N.F 240的N 142部分可以保持相同(例如，N＝11)，而N.F 240的F 144部分增加。情况仍然如此，N 142保持不变，F 144改变，直到信号230到达标记为235的点。在点235处，信号230的频率210降至352MHz以下，对应于N.F240值为11.0(即N＝11，F＝0)。刚好超过该点235，N.F 240的N 142分量减少1，而N.F 240的F 144分量跃升到等于或接近其最大值的值。例如，当频率210越过352MHz时，N.F 240最优是11.01，然后是11.00，然后是10.99。

回到图1中的小数分频器块150’，在第二加法器156的输入之间存在信号路径差异。特别地，第二加法器156的一个输入直接与N 142相连，而加法器156的另一输入通过小数化器154与F 144相连。因此，N 142的变化在其对应的输入到第二加法器156上反映出的路径延迟比在F 144的变化在其对应的输入到第二加法器156反映出的路径延迟短。当N142保持恒定并且仅F144改变，该路径延迟实际上不影响PLL的操作(例如，除了在数据信号中的调制和PLLout 140中的相应调制之间造成轻微且一致的延迟之外)。但是，当N 142和F144同时改变时，不同的路径延迟可能会导致这些更改无法正确反映在生成的N.F 240中。

例如，回到图2A和2B，与信号230的频率210下降到352MHz以下(对应于N.F 240为11.0)相关，N.F 240值存在较大的偏差。当频率210大于352MHz时，N.F 240的N 142分量可以相对快速地从11变化到10(例如，由于短路径延迟)，而由于其较长的路径延迟，N.F 240的F 144分量的变化可能需要更长的时间从非常低的值(例如，等于或接近0)跳到非常高的值(例如，等于或接近最大值)。例如，N.F 240的值可能会按如下所示进行：11.04、11.02、11.00、10.00、10.50、10.90、10.93、10.92等。这种情况的图示在图2B中以尖峰255示出。同样如图所示，当频率210在352MHz以上相交时，可能会出现类似的尖峰。例如，N.F 240的值可能会按如下顺序进行：10.96、10.98、11.00、12.00、12.50、12.10、12.03、12.04等。

本文描述的实施例包括小数分频器的新颖性实现，即使对于跨N边界的FM信号，小数分频器也可以保持N.F的精确生成。图3示出了根据各种实施例的移位小数分频器系统300的框图。移位小数分频器系统300可以用作小数分频器PLL的一部分，从而移位小数分频器系统300可以使PLL输出输出频率为其输入信号的参考频率的小数(即，非整数)倍的输出信号。该移位小数分频器系统300可以包括小数域部分310和整数域部分320。

小数域部分310包括小数移位调制器315和小数化器154。小数化器154基本上如上所述地操作以输出随着时间平均为在其输入处接收的期望的F值的整数值的序列。例如，可以通过使用sigma-delta架构或以任何其他合适的方式来实现小数化器154。小数移位调制器315根据基小数分量(F₀)143、数据信号146以及移位值(A)355来生成F值，使得F值作为生成的移位F值344。通常，生成移位F 344来反映由数据信号146调制的F₀ 143(例如，对应于载波频率的小数分量)。然而，在生成的移位F 344中，小数移位调制器315还通过选择性地将移位应用于F来避免N.F的N和F分量同时改变的情况(例如，如上所述)。

小数移位调制器315的实施例可以确定关于N.F值是否可能以跨N边界的方式改变(即，其中N值改变，例如，从N＝11到N＝10等)。在一些实施方式中，可以静态地进行这样的确定，例如通过将A 355设置为预定值。例如，如果数据信号146的载波频率和带宽是已知的，则可以预先确定N.F是否可能必须跨N边界来跟踪调制数据信号146。在其他实现中，可以使用N交叉检测器305动态地做出这样的确定。N交叉检测器305的实施例可以通过小数移位调制器315的一部分，或者作为单独的组件来实现，以响应检测到N边界交叉条件而自动生成A 355。N交叉检测器305的一些实施方式可以监视F和/或N.F以检测F值何时接近最小值和/或最大值，从而指示N.F值正在接近N边界。并可以据此调整A 355。当频率接近对应于N边界的频率时，N交叉检测器305的其他实施例可以监视PLLout 140、数据信号146和/或任何其他合适的信号的频率以检测。并可以据此调整A 355。调整A355可以有效地将F进行一定量的移位。例如，根据需要，调整A 355可以有效地将F₀ 143移动到距N边界更远的位置。

使用移位F 344作为小数化器154的输入可以使得小数化器154的输出(以及移位小数分频器系统300的小数域部分310的输出)成为分频值的移位小数部分。可以通过加法器356将小数化器154的移位输出与N 142进行相加，以生成随着时间平均为该移位N.F(根据A 355移位)的移位调制N 340。移位后的调制N 340以使得N和F不同时改变的方式移位，从而避免由于N和F路径之间的路径延迟差异而引起的传统限制。移位后的调制N 340可以在移位小数分频器系统300的整数域部分320中由整数去移位器325接收。整数去移位器325的实施例可以包括任何合适的组件，以从移位的调制N 340移除移位，以生成去移位的调制N 345。该去移位的调制N 345随着时间平均为该期望的N.F(无任何移位)，其可由分频器158使用，以从PLLout 140信号生成频率f_FDBK 107的反馈信号。因此，该移位可用于避免移位小数分频器系统300内的N边界交叉和相关的路径延迟问题，而无需移位反馈信号或PLLout 140的频率。

在一些实施例中，移位小数分频器系统300包括多个输入节点。如图所示，输入节点可以接收用于指示基分频值(即，具有基整数分量N 142和基小数分量F₀ 143)的分频值信号。输入节点还可以接收数据信号146和PLLout140中的部分或全部。在一些实施例中，输入节点还可以接收移位输入信号(A355)。小数移位调制器315的实施例与至少一些输入节点耦合，用于生成移位的小数分量值(移位的F 344)，该移位的小数分量值为基小数分量143、数据信号146以及移位输入信号355的函数。在一些实施方式中，小数移位调制器315包括第一缩放器块，用于由移位输入信号来对数据信号进行缩放以生成缩放的数据信号；第二缩放器块，用于由移位输入信号来对该基小数分量进行缩放，以生成缩放的基小数分量，加法器集合，用于将移位输入信号、缩放的数据信号以及缩放的基小数分量相加以生成移位的小数分量值。在一些这样的实现中，缩放器块可以适当地乘以或除以A 355。例如，其中A355指示移位值为2^(-S)(例如，S为非零整数，使得A 355为0.5、0.25或另一个合适的移位值)，缩放器块可以是乘法器；并且其中A 355表示移位值为2^(S)(例如，使得A 355为2、4或另一个合适的移位值)，则缩放器块可以是除法器。

A 355指示的移位值可以以任何合适的方式确定和/或控制。在一些实施例中，A355可以手动或数字地预设为期望的值。例如，在基分频值已知且不变的情况下，可以预先确定A 355的合适的值。在一些这样的实施例中，不是通过A 355设置移位值，而是对移位值进行硬编码。例如，一个或多个移位值被硬编码并且可以根据需要适当的选择和/或选择性地激活。然而，在一些应用中，基分频值(和/或数据信号146的特征)是未知的或正在改变。例如，在FM调谐器、软件定义的无线电和/或在其它应用中，载波频率(例如，它可以指示基分频值)可以改变，和/或数据信号146的带宽(例如，摆动)可以改变。因此，可以期望对A355进行动态(例如，自动)控制。因此，一些实施例包括N交叉检测器305，以监视至少一个输入节点以检测N边界交叉条件，并根据检测到的N边界交叉条件来对移位输入信号355进行断言(例如，接通、断开、调整其指示的移位值等)。在一些实施方式中，N交叉检测器305可以响应于在第一时间确定不存在N边界交叉条件，调整该移位值，不增加任何移位作为移位的小数分量值的生成的一部分(例如，指示移位值为零)；并且可以响应于在第二时间确定N边界交叉条件的存在，调整该移位值，增加移位作为移位的小数分量值的生成的一部分(例如，指示非零移位值)。在一些实施中，确定N边界交叉条件包括监视N 142以检测N 142何时小于距N边界的阈值距离，以及响应于检测到N 142小于距N边界的阈值距离，断言A 355。例如，如果在数据信号146的带宽始终为B的环境中使用移位小数分频器系统300，不管载波频率为多少，则只要N 142小于距N边界(即参考频率的整数倍)B/2(例如，加上保护带)，就可以检测到N边界交叉条件。在其他实施方式中，确定N边界交叉条件包括当预测由该数据信号146对该基分频值的调制跨N边界，监视数据信号146的带宽以检测，并且响应于检测到这样的情况，断言A 355。例如，如果在载波频率(例如，f_REF x N.F₀)保持相对恒定，但数据信号146的带宽(B)在变化的环境中使用移位小数分频器系统300，只要B/2小于任何N边界与f_REF x F₀之间的距离，就可以检测到边界交叉条件。在一些实施例中，由A 355指示的移位值是单个值(例如0.5)。在其他实施例中，根据检测到N边界交叉条件，由A 355指示的移位值可从一个或多个预设移位输入值中选择。例如，对于某些N边界交叉条件，太小的移位值可能不足以解决N边界交叉条件。和/或移位值太大可能会导致另一个N边界交叉条件。

小数化器154可与小数移位调制器315耦合，以响应接收移位的小数分量值344，生成第一整数流，使得第一整数流随着时间平均为该移位的小数分量值。在一些实现中，小数化器154包括delta-sigma调制器或其他组件，以生成第一整数流，该第一整数流作为具有在特定时间窗口上期望随时间平均的伪随机序列。在其他实施方式中，小数化器154生成第一整数流，该第一整数流作为具有在特定时间窗口上期望随时间平均的周期性序列。

整数去移位器325可以与小数化器154耦合，以通过对第一整数流和基整数分量之和进行去移位来生成第二整数流，使得第二整数流随着时间平均为该调制的分频值，该调制的分频值对应由数据信号调制的基分频值。在一些实施方案中，如图所示，加法器356产生第三整数流，其为移位的调制N 340，其对应于第一整数流与N 142之和。在这样的实施方式中，第二整数流是去移位的调制N 345，其由整数去移位器325生成，该第二整数流为该第三整数流(其是移位的调制N 340)的函数。在一些实施方式中，整数去移位器325包括去缩放器块，用于根据移位输入信号对移位的小数分量值进行去缩放，以移除由小数移位调制器315施加的缩放，和/或，去移位器块，用于对移位的小数分量值进行去移位以移除由小数移位调制器315施加的移位。分频器158可以与整数去移位器325耦合，以生成反馈信号，该反馈信号是将PLLout140的频率顺序地除以第二整数流(即，通过去移位的调制N 345)的函数。如本文所述，分频器158的实施例可以设置在PLL的反馈路径中，使得分频器从PLL的输出接收PLLout 140，并且在PLL的输入端将反馈信号从分频器158传送到相位比较器。

为了更加清楚，图4示出了小数分频器系统的操作，诸如图3的移位小数分频器系统300。图400示出了对于数据信号(诸如图2A中示出的数据信号)，N.F 240随时间225的变化。如参考图2A至图2B所述，在某些点(例如，点235)处，信号的频率下降到N边界(例如，352MHz)以下。在这种情况下，如果没有任何移位，可能会导致N.F 240的N和F分量同时变化；路径延迟的差异会导致这种同时变化，从而导致生成的N.F出现不希望的峰值。参照图3，实施例可以检测到信号将要(或可能要)跨越N边界，并且可以通过调整A 355来施加移位。利用所施加的移位，生成了移位的调制N 340，其可以有效地避免N和F的同时改变(例如，如图4所示)。整数去移位器325可以移除移位小数分频器系统300的部分中的移位，该移位小数分频器系统300不易受N和F路径之间的路径延迟差影响，从而导致去移位的调制N345。如图所示，除了没有在N边界交叉处的任何尖峰之外，图2B中示出了去移位的调制N345可以有效地匹配图2B中所示的未移位的曲线。例如，当图2B的未移位曲线可以具有N边界交叉为11.04、11.02、11.00、10.00、10.50、10.90、10.93、10.92等(因为该值从11.00跃升至10.00，其包括交叉点附近的尖峰，然后开始恢复)的附近的N.F 240值；移位的调制N 340(例如，假设0.25的移位)可能会导致N边界交叉为11.29、11.27、11.25、11.23、11.21、11.19、11.18、11.17等的附近的N.F 240值；并且移位的调制N 345可能会导致N边界交叉为11.04、11.02、11.00、10.98、10.96、10.94、10.93、10.92等的附近的N.F 240值。(即，移位的调制N 345的第一个值和最后一个值与生成的没有任何移位的值匹配，但是移位后的调制N345的值更接近未使用任何施加的移位、未示出任何尖峰存在的N边界交叉)。

图5示出了根据各个实施例的小数分频器锁相环(PLL)系统500，其包括移位小数分频器的实施方式。如上所述，PLL系统500可以包括相位比较块110、环路滤波器块120、振荡器块130和N.F小数分频子系统505。小数分频器子系统505可以是图3的小数分频器系统300的实现。如参考图3所示，小数分频子系统505可以包括小数域部分310和整数域部分320。小数域部分310包括小数移位调制器315以生成移位的F 344，其可以被小数化器154使用，来生成随着时间平均为该移位的F 344值的整数序列。然后将N 142加到小数化器154输出的整数序列上(通过加法器356)，以产生一个随着时间平均为该移位的N.F的整数序列(移位的调制N)。在整数域部分320中，整数去移位器325可以从移位的调制N值中移除该移位，以生成去移位的调制N，其随着时间平均为该期望的N.F。去移位的调制N可由分频器158使用，以生成频率为f_FDBK107的反馈信号，该频率平均对应于PLLout 140(f_OUT)的频率除以N.F，即使N.F根据来自数据信号146的调制而变化。

如图所示，小数移位调制器315可以使用第一乘法器块512、第二乘法器块518、第一加法器块514和第二加法器块516来实现。第一乘法器块512将基小数分量(F₀)143乘以移位值(A)355，并且第二乘法器块518将数据信号(D)146乘以移位值(A)355。因此，第一乘法器块512的输出可以被表征为A x F₀，而第二乘法器块518的输出可以被表征为A x D。A355可以以任何合适的方式生成。如上所述，可以手动或自动生成A 355。此外，A可以是任何适当的值，例如单个固定值、多个预定值中的一个选定值、动态生成的值等，其可以被选择性地断言或去断言以应用或移除移位。为避免使附图过于复杂，尽管未示出，小数分频器子系统505可以包括N交叉检测器305，该N交叉检测器305响应于检测到的N边界交叉条件(例如，指示即将发生、预测或可能的N交叉的条件)自动生成A 355(例如，动态生成、断言等)。

第一加法器块514可以将A 355加到第一乘法器块512的输出，从而输出A+(A xF₀)或A x(1+F₀)。第二加法器块516可以将第一加法器块514的输出与第二乘法器块518的输出相加，从而输出A+(A x F₀)+(A x D)或A x(1+F₀+D)。第二加法器块516的该输出可以是移位的F 344，其可以用作小数化器154的输入。在一些实施例中，A 355被选择为一个或多个易于使用数字(例如，二进制)分量实现的值。例如，如果A 355为0.5，则可以分别通过分别移除或添加最低有效位(例如，使用移位寄存器)来简单地实现乘以或除以A 355。在这样的示例中，小数化器154的输入实际上是0.5×(1+F₀+D)。小数化器154可以生成随着时间平均为该移位的F 344的整数序列。

整数移位器325可以包括除法块522和减法块524。值得注意的是，小数化器154的输出可以由A 355的因子进行缩放。除法块522可以通过将小数化器154的输出除以A 355来有效地对移位的F 344进行去缩放。因此，除法块522的输出可以表征为A x(1+F₀+D)/A，其等于1+F₀+D。除法块522的输出可以馈送到加法器356，该加法器356可以将该输出与N 142相加。然后，可以将加法器356的输出表征为N+1+F₀+D。这可以被馈送到减法块524，其可以减去“1”，从而使得整数去移位器325的输出表征为N+F₀+D。该结果对应于随着时间平均为该期望的调制N.F的整数值的变化序列，其可以由分频器158使用以从PLLout 140生成反馈信号。

虽然图5示出了小数分频器子系统505的特定实现，但是可以在不明显影响上述功能的情况下进行修改。例如，通过将A 355设置为其倒数(例如，乘以A＝0.5基本上等于除以A＝2)，可以将示出为乘法器的组件实现为除法器。此外，可以以任何合适的方式分布和/或组合组件。例如，尽管除法块522被示为整数去移位器325的一部分，但是在其他实施例中它可以被实现为单独的组件。

图6示出了根据各种实施例的用于对时钟输出信号进行小数分频以生成反馈信号的说明性方法600的流程图。方法600的实施例从阶段604开始，接收分频值信号和数据信号。分频值信号可以指示具有基整数分量(N)和基小数分量(F₀)的基分频值(例如，N.F)。在阶段608，实施例可以生成移位的小数分量值，该移位的小数分量值为基小数分量、该数据信号以及移位值的函数。例如，移位的小数分量值表示由数据信号调制并且由移位值移位(例如，由移位输入信号设置，硬编码等)的基小数分量。如本文所述，在需要的情况下，可以选择性地施加移位值(例如，移位输入信号)以将分频值的小数分量从N边界移位开。

在阶段612，实施例可以响应于生成该移位的小数分量值，生成第一整数流，使得该第一整数流随着时间平均为该移位的小数分量值。在阶段616，实施例可以通过去移位(例如移除其移位和/或缩放)该第一整数流和该基整数分量的和来生成第二整数流，使得该第二整数流随着时间平均为调制的分频值。该调制的分频值对应于由该数据信号调制的基分频值。例如，在阶段616处的生成可以基本上移除移位输入信号的影响。在阶段620，实施例可以生成该反馈信号，该反馈信号为通过该第二整数流顺序分频该时钟输出信号的频率的函数。有效地，在阶段620处的生成涉及对时钟输出信号频率进行整数分频以生成具有反馈频率的反馈信号，并且该整数分频值根据第二整数流以随着时间平均为一个期望的调制小数分频值的方式改变。

应当理解的是，当一个元件或组件在本文中被称为“连接到”或“耦合到”另一个元件或组件时，它可以连接或耦合到另一个元件或组件，或者中间的元件或组件也可能存在。相反，当一个元素或组件被称为“直接连接到”或“直接耦合到”另一个元素或组件时，它们之间不存在中间的元素或组件。可以理解的是，尽管术语“第一”，“第二”，“第三”等在本文中可以用于描述各种元件，组件，但是这些元件，组件，区域不应受这些术语的限制。这些术语仅用于区分一个元素，组件与另一元素，组件。因此，在不脱离本发明的指示的情况下，下面讨论的第一元件，组件可以被称为第二元件，组件。如本文所用，术语“逻辑低电平”，“低状态”，“低电平”，“逻辑低电平”，“低”或“0”可互换使用。术语“逻辑高”，“高状态”，“高电平”，“逻辑高电平”，“高”或“1”可互换使用。

如本文所使用的，术语“一个”、“一种”和“所述”可包括单数和复数参考。应进一步理解的是，当在本说明书中使用时，术语“包括”，“包括”，“具有”及其变体规定了所陈述的特征，步骤，操作，元件和/或组件的存在，但并不排除一个或多个其他特征，步骤，操作，元素，组件和/或其组的存在或添加。相反，术语“由……组成”在本说明书中使用时，规定了所述的特征，步骤，操作，元件和/或组件，并且排除了附加的特征，步骤，操作，元件和/或组件。此外，如本文中所使用的，词语“和/或”可以指代并且涵盖一个或多个相关联的所列项目的任何可能的组合。

虽然本文参照说明性实施例来描述本发明，但该描述并非旨在以限制性的意义来解释。相反，说明性实施例的目的是使本领域技术人员更好地理解本发明的主旨。为了使本发明的保护范围清楚，省略了许多已知工艺和制造技术的细节。参考说明书，示例性实施例以及其他实施例的各种修改对于本领域技术人员将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改。

此外，在不使用其他特征的情况下，可以有利地使用本发明的优选实施例的一些特征。这样，前面的描述应被认为仅是本发明原理的说明，而不是对其的限制。本领域技术人员应对落入本发明范围内的上述实施例的变形进行理解。因此，本发明不限于以上讨论的特定实施例和说明，而是由所附权利要求及其等同物来进行限定。

Claims

1.一种小数分频器锁相环PLL系统，包括：

相位比较块，用于输出相位比较信号，所述相位比较信号为比较输入参考时钟信号与反馈信号的函数，所述输入参考时钟信号以参考频率接收，并且所述反馈信号以反馈频率接收；

与所述相位比较块耦合的环路滤波器块，用于输出控制信号，所述控制信号为滤波所述相位比较信号的函数；

与所述环路滤波器块耦合的振荡器块，用于响应于所述控制信号输出频率为输出频率的时钟输出信号；以及

移位小数分频器子系统，包括：

多个输入节点，用于接收所述时钟输出信号、分频值信号、移位输入信号以及数据信号，所述分频值信号指示具有基整数分量和基小数分量的基分频值；

与所述多个输入节点中的至少一些耦合的小数移位调制器，用于生成移位的小数分量值，所述移位的小数分量值为所述基小数分量、所述数据信号以及由所述移位输入信号设置的移位值的函数，所述移位的小数分量值表示由所述数据信号调制并且由所述移位值移位的所述基小数分量，所述移位输入信号用于将所述分频值信号的所述基小数分量从N边界移位开；

与所述小数移位调制器耦合的小数化器，用于响应于接收所述移位的小数分量值，生成第一整数流，使得所述第一整数流随着时间平均为所述移位的小数分量值；

与所述小数化器耦合的整数去移位器，用于通过去移位所述第一整数流和所述基整数分量的和来生成第二整数流，使得所述第二整数流随着时间平均为调制的分频值，所述调制的分频值对应于由所述数据信号调制的基分频值；

与所述整数去移位器耦合的分频器，用于生成所述反馈信号，所述反馈信号为通过所述第二整数流顺序分频所述时钟输出信号的频率的函数；以及

与所述相位比较块耦合的输出节点，用于向所述相位比较块提供所述反馈信号，使得所述输出频率为所述参考频率的倍数，所述倍数由所述移位小数分频器子系统控制。

2.根据权利要求1所述的小数分频器PLL系统，其特征在于：

所述小数移位调制器包括：

第一缩放器块，用于通过所述移位值来对所述数据信号进行缩放，以生成缩放的数据信号；

第二缩放器块，用于通过所述移位值来对所述基小数分量进行缩放，以生成缩放的基小数分量；以及

加法器集合，用于通过将移位输入信号、所述缩放的数据信号以及所述缩放的基小数分量相加来生成所述移位的小数分量值；以及

所述整数去移位器包括：

去缩放器块，用于移除由所述第一缩放器块和所述第二缩放器块施加到所述移位的小数分量值上的缩放；以及

去移位器块，用于移除由所述小数移位调制器施加到所述移位的小数分量值上的移位。

3.一种小数分频器系统，包括：

多个输入节点，用于接收分频值信号、移位输入信号和数据信号，所述分频值信号指示具有基整数分量和基小数分量的基分频值；

与所述小数化器耦合的整数去移位器，用于通过去移位所述第一整数流和所述基整数分量的和来生成第二整数流，使得所述第二整数流随着时间平均为调制的分频值，所述调制的分频值对应于由所述数据信号调制的基分频值；以及

与所述整数去移位器耦合的分频器，用于生成反馈信号，所述反馈信号为通过所述第二整数流顺序分频时钟输出信号的频率的函数。

4.根据权利要求3所述的小数分频器系统，其特征在于，所述小数分频器系统还包括输出节点，用于提供所述反馈信号，使得输出频率为参考频率的倍数。

5.根据权利要求3所述的小数分频器系统，其特征在于，所述小数移位调制器还包括：

加法器集合，用于通过将所述移位值、所述缩放的数据信号以及所述缩放的基小数分量相加来生成所述移位的小数分量值。

6.根据权利要求5所述的小数分频系统，其特征在于：

所述移位值为2^(-S)，其中S是非零整数；并且

所述第一缩放器块用于将所述数据信号乘以所述移位值以生成所述缩放的数据信号；以及

所述第二缩放器块用于将所述基小数分量乘以所述移位值以生成所述缩放的基小数分量。

7.根据权利要求3所述的小数分频器系统，其特征在于，所述整数去移位器包括：

去缩放器块，用于根据所述移位值对所述移位的小数分量值进行去缩放，以移除由所述小数移位调制器施加的缩放；以及

去移位器块，用于对所述移位的小数分量值进行去移位，以移除由所述小数移位调制器施加的移位。

8.根据权利要求3所述的小数分频器系统，其特征在于，所述小数移位调制器包括：

N交叉检测器，用于监视所述多个输入节点中的至少一个以检测N边界交叉条件，并根据对所述N边界交叉条件的检测，将所述移位值设置为预设移位输入值。

9.根据权利要求8所述的小数分频器系统，其中所述N交叉检测器通过以下将所述移位值设置为所述预设移位输入值：

根据对所述N边界交叉条件的检测，从硬编码的多个预设移位输入值中选择所述预设移位输入值。

10.根据权利要求3所述的小数分频系统，还包括：

求和器，用于生成第三整数流，所述第三整数流为所述第一整数流和所述基整数分量的和，

其中，所述整数去移位器接收所述第三整数流，并生成作为所述第三整数流的函数的所述第二整数流。

11.根据权利要求3所述的小数分频系统，其特征在于：

所述分频器设置在锁相环PLL的反馈路径中，使得所述分频器从所述PLL的输出接收所述时钟输出信号，并且在所述PLL的输入处将所述反馈信号从所述分频器传送到相位比较器。

12.根据权利要求3所述的小数分频系统，其特征在于：

小数化器包括delta-sigma调制器。

13.一种用于对时钟输出信号进行小数分频以生成反馈信号的方法，所述方法包括：

接收分频值信号、移位输入信号和数据信号，所述分频值信号指示具有基整数分量和基小数分量的基分频值；

生成移位的小数分量值，所述移位的小数分量值为所述基小数分量、所述数据信号以及由所述移位输入信号设置的移位值的函数，所述移位的小数分量值表示由所述数据信号调制并且由所述移位值移位的所述基小数分量，所述移位输入信号用于将所述分频值信号的所述基小数分量从N边界移位开；

响应于生成所述移位的小数分量值，生成第一整数流，使得所述第一整数流随着时间平均为所述移位的小数分量值；

通过去移位所述第一整数流和所述基整数分量的和来生成第二整数流，使得所述第二整数流随着时间平均为调制的分频值，所述调制的分频值对应于由所述数据信号调制的基分频值；以及

生成所述反馈信号，所述反馈信号为通过所述第二整数流顺序分频所述时钟输出信号的频率的函数。

14.根据权利要求13所述的方法，其特征在于，生成所述反馈信号，使得输出频率为参考频率的倍数。

15.根据权利要求13所述的方法，其特征在于，生成所述移位的小数分量值包括：

通过所述移位值来对所述数据信号进行缩放，以生成缩放的数据信号；

通过所述移位值来对所述基小数分量进行缩放，以生成缩放的基小数分量；以及

通过将所述移位值、所述缩放的数据信号以及所述缩放的基小数分量相加来生成所述移位的小数分量值。

16.根据权利要求15所述的方法，其特征在于：

所述移位值为2^(S)，其中S是非零整数；并且

第一缩放器块用于将所述数据信号除以所述移位值以生成所述缩放的数据信号；以及

第二缩放器块用于将所述基小数分量除以所述移位值以生成所述缩放的基小数分量。

17.根据权利要求13所述的方法，其特征在于，生成所述第二整数流包括：

根据所述移位值对所述移位的小数分量值进行去缩放；以及

对所述移位的小数分量值进行去移位。

18.根据权利要求13所述的方法，还包括：

在第一时间，确定不存在N边界交叉条件；

响应于所述第一时间的所述确定，调整所述移位值，不增加任何移位作为所述移位的小数分量值的所述生成的一部分；

在第二时间，确定存在所述N边界交叉条件；以及

响应于所述第二时间的所述确定，调整所述移位值，根据所述N边界交叉条件，增加移位作为所述移位的小数分量值的所述生成的一部分。

19.根据权利要求13所述的方法，其特征在于，生成所述移位的小数分量值包括：

当所述基整数分量小于距N边界的阈值距离时，监视所述基整数分量以检测；以及

响应于检测到所述基整数分量小于距所述N边界的所述阈值距离，将所述移位值调整为预设移位值。

20.根据权利要求13所述的方法，其特征在于，生成所述移位的小数分量值包括：

当预测由所述数据信号对所述基分频值的调制跨N边界，监视所述数据信号的带宽以检测；以及

响应于检测到预测由所述数据信号对所述基分频值的调制跨N边界，将所述移位值调整为预设移位值。

21.根据权利要求13所述的方法，其特征在于，生成所述第二整数流包括：

将所述第一整数流和所述基整数分量相加以生成第三整数流；以及

生成作为所述第三整数流的函数的所述第二整数流。

22.根据权利要求13所述的方法，其特征在于，所述第一整数流包括伪随机整数序列，所述伪随机整数序列在定义的时间窗口上，随着时间平均为所述移位的小数分量值。