CN111697961A - 时钟门控系统和设备 - Google Patents

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CN111697961A CN202010170008.8A CN202010170008A CN111697961A CN 111697961 A CN111697961 A CN 111697961A CN 202010170008 A CN202010170008 A CN 202010170008A CN 111697961 A CN111697961 A CN 111697961A
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马修·贝尔津什
拉利特库马尔·莫塔吉
希亚姆·阿加瓦尔
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Abstract

提供一种时钟门控系统和设备。根据一个总体方面，一种设备可包括：锁存器电路，被配置为部分地根据状态或至少一个使能信号，将时钟信号传送为输出信号。锁存器电路可包括：通过时钟信号和一个或多个使能信号控制的输入级。锁存器电路可包括：被配置为产生输出信号的输出级。输入级和输出级可共享通过时钟信号控制的公共晶体管。

Description

时钟门控系统和设备
本申请要求于2019年3月13日提交的题为“低功率集成时钟门控系统和方法”的序列号为62/818,094的临时专利申请的优先权。该更早提交的申请的主题通过引用包含于此。
技术领域
本描述涉及时钟管理，更具体地，涉及低功率集成时钟门控系统和方法。
背景技术
时钟门控是用在许多同步电路中以用于减少动态功耗的流行技术。时钟门控通过将更多逻辑添加到电路以修剪时钟树，来节省功率。修剪时钟禁用电路的部分，使得它们中的触发器不必切换状态。切换状态消耗功率。当不进行切换时，切换功耗变为零，并且仅漏电流被引起。
在电子设备中，触发器是具有两个稳定状态并且可用于存储状态信息的电路。触发器是双稳态多谐振荡器。可通过施加到一个或多个控制输入的信号来使该电路改变状态，并且该电路具有一个或两个输出。这是顺序逻辑中的基本存储元素。触发器和锁存器是用在计算机、通信和许多其他类型的系统中的数字电子系统的基本构建块。
发明内容
根据一个总体方面，一种设备可包括锁存器电路，锁存器电路被配置为部分地根据至少一个使能信号的状态，将时钟信号传送为输出信号。锁存器电路可包括通过时钟信号和一个或多个使能信号控制的输入级。锁存器电路可包括被配置为产生输出信号的输出级。输入级和输出级可共享通过时钟信号控制的公共晶体管。
根据另一总体方面，一种设备可包括锁存器电路，锁存器电路被配置为部分地根据至少一个使能信号的状态，将时钟信号传送为输出信号。锁存器电路可包括被配置为保持输出信号的反馈电路。反馈电路可包括通过输出信号供电的反相器。
根据另一总体方面，一种系统可包括被配置为生成第一时钟信号的时钟发生器电路。所述系统可包括时钟门控器电路，时钟门控器电路被配置为接收第一时钟信号和至少一个使能信号作为输入，并生成第二时钟信号。所述系统可包括逻辑电路，逻辑电路被配置为至少部分地通过第二时钟信号，执行同步的逻辑功能。时钟门控器电路可包括通过第一时钟信号和一个或多个使能信号控制的输入级。时钟门控器电路可包括被配置为产生第二时钟信号的输出级。输入级和输出级可共享通过第一时钟信号控制的公共晶体管。
在附图和以下描述中阐述了一个或多个实施方式的细节。其他特征从描述和附图以及从权利要求将是清楚的。
实质上如至少一个附图中所示和/或实质上如结合至少一个附图所述，如在权利要求中更完整地阐述的那样，提供了一种用于时钟管理的系统和/或方法，更具体地涉及一种低功率集成时钟门控系统和方法。
附图说明
图1是根据公开的主题的系统的示例实施例的框图。
图2A、图2B和图2C是根据公开的主题的系统的示例实施例的电路图。
图3是根据公开的主题的系统的示例实施例的电路图。
图4A、图4B、图4C和图4D是根据公开的主题的系统的示例实施例的电路图。
图5是可包括根据公开的主题的原理形成的装置的信息处理系统的示意性框图。
在各个附图中，同样的参考符号指示同样的元件。
具体实施方式
在下文中，将参照示出一些示例实施例的附图更充分地描述各种示例实施例。然而，本公开的主题可以以许多不同的形式实施，并且不应被解释为限于在此阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本公开的主题的范围。在附图中，为了清楚，可夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到或者直接结合到所述另一元件或层，或者可存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或者“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的标号始终表示同样的元件。如在此所使用的，术语“和/或”包括相关所列项中的任何一个或者一个或多个项的任何组合和所有组合。
将理解的是，尽管在此可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的主题的教导的情况下，以下讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。
为了易于描述，在此可使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语，来描述如附图中示出的一个元件或特征与另外的元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语意图包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”可包含上方和下方两种方位。装置可被另外定位(例如，旋转90度或在其他方位处)，并且相应地解释在此使用的空间相对描述语。
同样地，为了易于描述，在此可使用诸如“高”、“低”、“上拉”、“下拉”、“1”、“0”等的电气术语，来描述如附图中示出的相对于其他电压电平或相对于另外的元件或特征的电压电平或电流。将理解的是，除了附图中描绘的电压或电流之外，电气相对术语意图包含装置在使用或操作中的不同参考电压。例如，如果附图中的装置或信号被反相或使用其他参考电压、电流或电荷，则与新参考电压或电流相比，被描述为“高”或“上拉”的元素随后将为“低”或“下拉”。因此，示例性术语“高”可包含相对低或相对高的电压或电流二者。装置可另外基于不同的参考电框架，并相应地解释在此使用的电气相对描述语。
在此使用的术语仅是为了描述具体示例实施例的目的，而不是意图对本公开的主题进行限制。如在此使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。还将理解的是，术语“包括”和/或“包含”用在本说明书中时，说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想化的示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，将预期作为例如制造技术和/或公差的结果的图示的形状的变化。因此，示例实施例不应被解释为限于在此示出的区域的具体形状，而是将包括由例如制造导致的形状的偏差。例如，示出为矩形的注入区域通常将在其边缘处具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可导致在掩埋区域与发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不意在示出装置的区域的实际形状，并且不意在限制本公开的主题的范围。
除非另有定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与本公开的主题所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非在此明确地如此定义，否则术语(诸如在通用字典中定义的术语)应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且不将以理想化或过于形式化的含义来解释。
在下文中，将参照附图详细解释示例实施例。
图1是根据公开的主题的系统100的示例实施例的框图。在各种实施例中，系统100可包括计算装置(诸如，处理器、片上系统(SoC)、膝上型计算机、台式计算机、工作站、个人数字助理、智能电话、平板计算机以及其他适当的计算机或者它们的虚拟机或虚拟计算装置)。
在示出的实施例中，系统100可包括被配置为生成时钟信号的时钟发生器电路102。该时钟信号随后可被分布在整个系统100中。在各种实施例中，这可涉及网格或树结构。
在示出的实施例中，系统100可包括多个集成时钟门控器(ICG)(或称为锁存器电路)或时钟门控器电路(例如，电路104A、104B和104C)。在各种实施例中，这些ICG可被配置为基于一个或多个使能信号(未示出)来停止或阻止时钟信号。
在示出的实施例中，系统100可包括被配置为执行任务的一个或多个逻辑电路(例如，电路106A、106B和106C)。在各种实施例中，这些逻辑电路可包括执行单元(例如，加载/存储单元、算术逻辑单元、浮点数单元等)、功能单元块(FUB)、组合逻辑块(CLB)或它们的子部分。根据示例实施例，逻辑电路可至少部分地基于由集成时钟门控器输出的时钟信号，执行同步的逻辑功能。
如上所述，在各种实施例中，ICG可被配置为关闭逻辑电路的时钟(以及因此关闭开关和功耗)。在各种实施例中，这些ICG可被集成到各个集成电路中，或者可集成为各个集成电路的一部分。
在各种实施例中，ICG还可被配置为对时钟信号进行整形并且对时钟信号进行门控。在传统上，ICG结构在关键时序路径中使用附加的门，来完成期望的时序调整。如稍后的附图中所示，在示出的实施例中，ICG在关键时序路径中不包括额外的门。
图2A、图2B和图2C是根据公开的主题的电路或系统200的示例实施例的电路图。因为系统200的不同方面的单个示图可能显示出过于混乱，所以图2A、图2B和图2C突出了这些方面。在各种实施例中，如上所述，系统200可包括集成时钟门控器(ICG)。
在各种实施例中，系统200可被配置为基于(反相的)使能信号EN 296将时钟信号CLK 297传送为使能时钟信号ECK或反相的使能时钟信号ECKN 295。在这样的实施例中，当使能信号EN 296有效(例如，低)时，CLK信号297可被自由地(以反相的形式)传送为ECKN295。相反，当使能信号EN 296无效(例如，高)时，使能时钟ECKN 295可保持在稳定值(例如，高)。如上所述，这可具有这样的效果：使依赖于使能时钟ECKN 295的任何逻辑电路断电以进行同步。
在示出的实施例中，系统200可通过电源轨(power rail)VDD 299和VSS 298来供电。在各种实施例中，系统200可利用互补金属氧化物半导体(CMOS)技术，CMOS技术使用两个电源：高电压(VDD 299)和低电压或地(VSS 298)。
在示出的实施例中，电路200可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219、220。电路200可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、217、218和221。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，晶体管210、211、212和213可包括输入级202(在图2B中被突出显示)。这些晶体管可串联连接在VDD 299与VSS 298之间。晶体管210可通过其栅极端子来控制，或者经由其栅极端子与CLK信号297连接。晶体管211和212可通过使能信号EN 296来控制。晶体管213可通过输出信号或反相的使能时钟295来控制。
在示出的实施例中，晶体管210、219、216、217和218可包括输出级204(在图2B中被突出显示)。这些晶体管可串联连接在VDD 299与VSS 298之间。晶体管210和219可通过其栅极端子来控制，或经由其栅极端子与CLK信号297连接。晶体管216和217可通过反馈节点或信号294来控制。晶体管219、217和218可至少部分地产生输出信号或反相的使能时钟295。
在示出的实施例中，晶体管214、215、218、220和221可包括反馈电路206(在图2C中被突出显示)。晶体管214、215和218可串联连接在VDD 299与VSS 298之间。类似地，晶体管220和221可串联连接在反相的使能时钟295与VSS 298之间。
晶体管220和221可形成连接在输出信号或反相的使能时钟295与VSS 298之间的反相器。它们可通过反馈节点或信号294来控制。它们可输出反相的反馈信号FBN 294N。
晶体管216、210、219、217和218可形成连接在VDD 299与VSS 298之间的与非门。晶体管216和217可通过反馈节点或信号294来控制。晶体管210、219和218可通过CLK信号297来控制。
晶体管216和217可连接在VDD 299和CLK 297控制的晶体管218之间。晶体管214可通过输出信号或反相的使能时钟295来控制。晶体管215可通过反相的反馈信号FBN 294N来控制。晶体管214和215可至少部分地产生反馈信号294。
在示出的实施例中，当输入的时钟信号CLK 297为低并且输入的(反相的)使能信号EN 296为低时，反馈节点294被PMOS晶体管211和210拉高。此外，每当CLK 297为低，PMOS晶体管210和219将ECKN信号295预充电为高。
在这样的实施例中，当CLK 297从低转变为高时，如果在CLK 297为高时(反相的)使能信号EN 296有效或为低，则NMOS晶体管217和218将ECKN 295拉低。晶体管214将反馈节点FB 294保持为高，从而(经由晶体管217和218)确保ECKN 295保持低。
相反，在示出的实施例中，如果输入的使能信号EN 296无效或为高，则NMOS晶体管212和213将反馈节点294拉低。当时钟CLK 297从低转变为高时，由于FB 294为低，所以输出的ECKN 295被PMOS晶体管216保持为高。同时，晶体管220和221利用ECKN 295作为电源或高压电源而形成反相器。反相器的输出是反相的反馈信号FBN 294N，当反馈节点FB 294为低时，反相的反馈信号FBN 294N为高。如果在CLK 297为高时输入的使能信号EN 296改变为有效或低，则晶体管215和218将反馈节点FB 294保持为低，而将ECKN 295保持为高或无效。
在这样的实施例中，当输入使能信号EN 296无效时，防止ECKN 295切换或对ECKN295进行门控。相反，当输入使能信号EN 296有效时，ECKN 295跟随CLK 297(并使CLK 297反相)，或者可以说CLK 297(以反相形式)被传送为ECKN 295。
在这样的实施例中，晶体管210可在输入级202与输出级204之间被共享。此外，在各种实施例中，晶体管210和219可被配置成用于减小输出级204中的漏电流以及在上升和下降延迟内平衡使能输出时钟ECKN 295的双重目的。在各种实施例中，PMOS堆叠210和219可几乎等同于217和218的NMOS堆叠。
在各种实施例中，如上所述，由晶体管220和221形成的反相器利用来自ECKN 295的电压供应。在这样的实施例中，确保不存在不必要的转变或切换。由于CMOS技术需要电压差来工作，因此当ECKN 295为低(或与VSS 298基本相同)时，反相器可不允许切换或可实质上断电。在这样的实施例中，系统200被配置为：当使能信号EN 296指示使能时钟信号ECKN295应被禁用时，不具有从高(VDD 299)电源轨到低(VSS 298)电源轨的完全转变。
在示出的实施例中，仅当EN 296有效且CLK 297为高时，反相器的输出(反相的反馈信号FBN 294N)才需要为高。这表示ECKN 295将是高的，并且需要维持为高。通过FBN294N和高的CLK 297，NMOS晶体管215和218帮助将FB 294维持在低，这反过来确保ECKN 295为高。这表示在ON模式和OFF模式(EN 296有效和无效)二者下功率都被降低。
在示出的实施例中，自由运行或未被门控的时钟CLK 297可仅连接到三个晶体管：晶体管210、219和218。在这样的实施例中，如果使能信号EN 296在延长的时间段内无效，则CLK 297网络的负载减少(与传统的设计相比)，这表示OFF或未启用的功耗相对低。此外，如上所述，当使能信号EN 296针对多个时钟CLK 297转变而无效时，电路200不具有内部全轨转变。
在示出的实施例中，注意的是，系统200仅采用单个时钟信号CLK 297作为输入。此外，该时钟信号CLK 297没有内部延迟。此外，时钟信号CLK 297直接与晶体管210、218和219的栅极端子连接。这与传统的ICG设计形成对比，在传统的ICG设计中，接受多个自由运行的时钟信号作为输入，或者对时钟信号进行内部延迟/反相以产生用于传输门或其他晶体管的控制信号。如上所述，时钟信号CLK 297的这种最小的或减少的使用表示时钟网络上的更小的电容，因此更小的功耗。理解的是，以上仅是一些说明性示例，公开的主题不限于此。
图3是根据公开的主题的电路或系统300的示例实施例的电路图。在各种实施例中，如上所述，系统300可包括集成时钟门控器(ICG)。
类似于参照图2A描述的系统，系统300可被配置为基于使能信号E 396和SE 395将时钟信号CLK 297传送为使能时钟信号ECK 294。
在示出的实施例中，系统300可通过电源轨VDD 299和VSS 298来供电。在各种实施例中，系统300可利用互补金属氧化物半导体(CMOS)技术，CMOS技术使用两个电源：高电压(VDD 299)和低电压或地(VSS 298)。
在示出的实施例中，电路300可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219、220。电路300可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、217、218和221。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，系统300可包括输出反相器304。反相器304可被配置为使反相的使能时钟ECKN 295反相为未反相的使能时钟ECK 294。
在示出的实施例中，系统300可被配置为输入多个使能信号。在这样的实施例中，如果使能信号中的任何有效(或高)，则系统300可将自由运行时钟CLK 297传送为使能时钟信号294。在示出的实施例中，系统300可包括对使能信号执行“或”(OR)或“或非”(NOR)布尔运算(以产生EN 296)的使能电路302。在另一实施例中，多个使能信号的其他逻辑组合可产生各种状态或各种模式的运算。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
在示出的实施例中，多个使能信号可包括第一使能信号E 396，第一使能信号E396被配置为作为功率模式或其他正常操作模式的一部分开启/关闭时钟297。在示出的实施例中，多个使能信号可包括第二使能信号SE 395，第二使能信号SE 395被配置为在电路300处于测试模式(诸如，扫描模式)时开启/关闭时钟297。理解的是，以上仅是一些说明性示例，公开的主题不限于此。
在各种实施例中，系统300可包括反相器304和使能电路302中的一个或两个。此外，应理解，本领域的技术人员将认识到，晶体管的顺序、分组、甚至数量可被改变以产生类似的效果。应理解，以上仅是一个说明性示例，公开的主题不限于此。
图4A是根据公开的主题的系统400的示例实施例的电路图。在各种实施例中，系统400可包括如上所述的集成时钟门控器(ICG)。类似于参照图3描述的系统，系统400可被配置为基于使能信号E 396和SE 395将时钟信号CLK 297传送为使能时钟信号ECK 294。
在示出的实施例中，系统400可通过电源轨VDD 299和VSS 298来供电。在示出的实施例中，电路400可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219、220。电路400可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、217、218和221。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，晶体管215可在漏极端子处与晶体管212的漏极端子连接。在示出的实施例中，晶体管212可连接在地298与晶体管213之间。然而，晶体管213可连接在晶体管212与晶体管211之间。
如上所述，在各种实施例中，晶体管的位置、顺序、分组、甚至数量可被改变以产生类似的效果。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
图4B是根据公开的主题的系统401的示例实施例的电路图。在各种实施例中，系统401可包括如上所述的集成时钟门控器(ICG)。类似于参照图3描述的系统，系统401可被配置为基于使能信号EN 496B将时钟信号CLK 297传送为使能时钟信号ECK 294。
在示出的实施例中，系统401可通过电源轨VDD 299和VSS 298来供电。在示出的实施例中，电路401可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219、220。电路401可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、217、218和221。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，使能信号496B可由使能生成器电路499生成。在各种实施例中，使能生成器电路499可包括先前示出或类似的或非门，并且将多个使能输入组合成单个信号496B。在另一实施例中，可使用其他形式的逻辑(可能更复杂)来产生使能信号496B。在另一实施例中，使能信号496B可以是直接输入，而没有使能生成器电路499。在一些实施例中，可根本不使用除使能信号496B之外的其他使能信号。
在示出的实施例中，晶体管210可不在系统401的输入级与输出级之间共享。相反，晶体管219可与VDD 299连接而不是与晶体管210连接。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
如上所述，在各种实施例中，晶体管的位置、顺序、分组、甚至数量可被改变以产生类似的效果。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
图4C是根据公开的主题的系统402的示例实施例的电路图。在各种实施例中，系统402可包括如上所述的集成时钟门控器(ICG)。类似于参照图3描述的系统，系统402可被配置为基于使能信号E 396和SE 395将时钟信号CLK 297传送为使能时钟信号ECK 294。
在示出的实施例中，系统402可通过电源轨VDD 299和VSS 298来供电。在示出的实施例中，电路402可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219和417C。电路402可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、218、221和420C。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，晶体管420C可连接在晶体管219和221之间。在这样的实施例中，晶体管420C可利用反馈节点FB 294(经由栅极端子)来控制。
在示出的实施例中，晶体管417C可连接在晶体管216和218之间。在这样的实施例中，晶体管417C可利用反馈节点FB 294(经由栅极端子)来控制。
在示出的实施例中，晶体管210可不在系统402的输入级与输出级之间共享。相反，晶体管219可与VDD 299连接而不是与晶体管210连接。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
如上所述，在各种实施例中，晶体管的位置、顺序、分组、甚至数量可被改变以产生类似的效果。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
图4D是根据公开的主题的系统403的示例实施例的电路图。在各种实施例中，系统403可包括如上所述的集成时钟门控器(ICG)。类似于参照图3描述的系统，系统403可被配置为基于使能信号E 396和SE 395将时钟信号CLK 297传送为使能时钟信号ECK 294。
在示出的实施例中，系统403可通过电源轨VDD 299和VSS 298来供电。在示出的实施例中，电路403可包括P型金属氧化物半导体(PMOS)晶体管210、211、214、216、219和420D。电路403可包括N型金属氧化物半导体(NMOS)晶体管212、213、215、218、415D和417D。在各种实施例中，MOS晶体管可包括源极端子、漏极端子和栅极端子。
在示出的实施例中，晶体管420D可与晶体管219和215连接。在这样的实施例中，晶体管420D的漏极端子可与晶体管215的栅极端子连接。在这样的实施例中，晶体管420D可利用反馈节点FB 294(经由栅极端子)来控制。
在示出的实施例中，晶体管415D可连接在晶体管214与215之间。在这样的实施例中，晶体管417D可通过时钟信号297(经由栅极端子)来控制。
在示出的实施例中，晶体管210可不在系统403的输入级与输出级之间共享。相反，晶体管219可与VDD 299连接而不是与晶体管210连接。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
如上所述，在各种实施例中，晶体管的位置、顺序、分组、甚至数量可被改变以产生类似的效果。理解的是，以上仅是一个说明性示例，公开的主题不限于此。
图5是可包括根据公开的主题的原理形成的半导体装置的信息处理系统500的示意性框图。
参照图5，信息处理系统500可包括根据公开的主题的原理构造的一个或多个装置。在另一实施例中，信息处理系统500可采用或执行根据公开的主题的原理的一种或多种技术。
在各种实施例中，信息处理系统500可包括计算装置(诸如，膝上型计算机、台式计算机、工作站、服务器、刀片式服务器、个人数字助理、智能电话、平板计算机以及其他适当的计算机或者它们的虚拟机或虚拟计算装置)。在各种实施例中，信息处理系统500可由用户(未示出)使用。
根据公开的主题的信息处理系统500还可包括中央处理器(CPU)、逻辑或处理器510。在一些实施例中，处理器510可包括一个或多个功能单元块(FUB)或组合逻辑块(CLB)515。在这样的实施例中，组合逻辑块可包括各种布尔逻辑运算(例如，NAND、NOR、NOT、XOR)、稳定逻辑器件(例如，触发器、锁存器)、其他逻辑器件或它们的组合。可以以简单或复杂的方式配置这些组合逻辑运算，以处理输入信号来获得期望的结果。理解的是，尽管描述了同步组合逻辑运算的一些说明性示例，但是公开的主题不被如此限制，并且可包括异步运算或它们的混合。在一个实施例中，组合逻辑运算可包括多个互补金属氧化物半导体(CMOS)晶体管。在各种实施例中，这些CMOS晶体管可被布置在执行逻辑运算的门中；但是理解的是，其他技术可用在公开的主题的范围内并且在公开的主题的范围内。
根据公开的主题的信息处理系统500还可包括易失性存储器520(例如，随机存取存储器(RAM))。根据公开的主题的信息处理系统500还可包括非易失性存储器530(例如，硬盘驱动器、光学存储器、NAND或闪存)。在一些实施例中，易失性存储器520、非易失性存储器530或它们组合或它们的部分可被称为“存储介质”。在各种实施例中，易失性存储器520和/或非易失性存储器530可被配置为以半永久性或基本永久性的形式存储数据。
在各种实施例中，信息处理系统500可包括一个或多个网络接口540，一个或多个网络接口540被配置为允许信息处理系统500成为通信网络的一部分并且经由通信网络进行通信。Wi-Fi协议的示例可包括但不限于电气和电子工程师协会(IEEE)802.11g、IEEE802.11n。蜂窝协议的示例可包括但不限于：IEEE 802.16m(又称为无线-MAN(城域网)高级)、长期演进(LTE)高级、增强型数据速率GSM(全球移动通信系统)演进(EDGE)、演进高速分组接入(HSPA+)。有线协议的示例可包括但不限于IEEE 802.3(又称为以太网)、光纤通道、电力线通信(例如，HomePlug、IEEE 1901)。理解的是，以上仅是一些说明性示例，公开的主题不限于此。
根据公开的主题的信息处理系统500还可包括用户接口单元550(例如，显示适配器、触觉接口、人机接口装置)。在各种实施例中，该用户接口单元550可被配置为从用户接收输入和/或向用户提供输出。其他种类的装置也可用来提供与用户的交互；例如，提供给用户的反馈可以是任何形式的感觉反馈(例如，视觉反馈、听觉反馈或触觉反馈)；并且来自用户的输入可以以任何形式(包括声音、语音或触觉输入)被接收。
在各种实施例中，信息处理系统500可包括一个或多个其他装置或硬件组件560(例如，显示器或监视器、键盘、鼠标、相机、指纹读取器、视频处理器)。理解的是，以上仅是一些说明性示例，公开的主题不限于此。
根据公开的主题的信息处理系统500还可包括一个或多个系统总线505。在这样的实施例中，系统总线505可被配置为通信地连接处理器510、易失性存储器520、非易失性存储器530、网络接口540、用户接口单元550和一个或多个硬件组件560。由处理器510处理的数据或从非易失性存储器530的外部输入的数据可被存储在非易失性存储器530或易失性存储器520中。
在各种实施例中，信息处理系统500可包括或执行一个或多个软件组件570。在一些实施例中，软件组件570可包括操作系统(OS)和/或应用。在一些实施例中，OS可被配置为向应用提供一个或多个服务，并且管理或用作信息处理系统500的应用与各种硬件组件(例如，处理器510、网络接口540)之间的中介。在这样的实施例中，信息处理系统500可包括一个或多个本机应用，一个或多个本机应用可被本地安装(例如，被本地安装在非易失性存储器530内)，并且被配置为由处理器510直接执行并与OS直接交互。在这样的实施例中，本机应用可包括预编译的机器可执行代码。在一些实施例中，本机应用可包括被配置为将源代码或目标代码转换为随后由处理器510执行的可执行代码的脚本解释器(例如，C shell(csh)、AppleScript、AutoHotkey)或虚拟执行机(VM)(例如，Java虚拟机、Microsoft公共语言运行时)。
可使用各种封装技术来封装上述半导体装置。例如，可使用以下项中的任何一项来封装根据公开的主题的原理构造的半导体装置：层叠封装(PoP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫裸片封装技术、晶片形式的裸片技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料方型扁平封装(PQFP)技术、小外形封装(SOIC)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(WFP)技术、晶片级处理堆叠封装(WSP)技术、和如本领域技术人员将了解的其他技术。
方法步骤可由执行计算机程序以通过对输入数据进行操作并生成输出来执行功能的一个或多个可编程处理器来执行。方法步骤也可由专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))来执行，并且设备可被实现为专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))。
在各种实施例中，计算机可读介质可包括指令，所述指令在被执行时使装置执行方法步骤的至少一部分。在一些实施例中，计算机可读介质可被包括在磁性介质、光学介质、其他介质或它们的组合(例如，CD-ROM，硬盘驱动器、只读存储器、闪存驱动器)中。在这样的实施例中，计算机可读介质可以是有形且非暂时性实现的制品。
尽管已经参照示例实施例描述了公开的主题的原理，但是对于本领域技术人员将清楚的是，在不脱离这些公开的构思的精神和范围的情况下，可对其进行各种改变和修改。因此，应理解，以上实施例不是限制性的，而仅仅是说明性的。因此，公开的构思的范围将由权利要求及其等同物的最宽泛的允许解释来确定，并且不应被前述描述约束或限制。因此，应理解，所附权利要求意在覆盖落入实施例的范围内的所有这样的修改和改变。

Claims (20)

1.一种时钟门控设备，包括：
锁存器电路，被配置为部分地根据至少一个使能信号的状态，将时钟信号传送为输出信号，其中，锁存器电路包括：
输入级，通过时钟信号和所述至少一个使能信号来控制，以及
输出级，被配置为产生输出信号，并且
其中，输入级和输出级共享通过时钟信号控制的公共晶体管。
2.根据权利要求1所述的时钟门控设备，其中，输出级包括公共晶体管和第二晶体管，公共晶体管和第二晶体管二者通过时钟信号来控制并且串联连接，以减小来自输出级的漏电流。
3.根据权利要求1所述的时钟门控设备，其中，锁存器电路还包括具有反相器的反馈电路，其中，反相器通过输出信号供电。
4.根据权利要求3所述的时钟门控设备，其中，反相器的输出被配置为：仅当时钟信号处于高电压并且所述至少一个使能信号有效时，具有高电压。
5.根据权利要求3所述的时钟门控设备，其中，反相器被配置为：至少部分地基于所述至少一个使能信号断电。
6.根据权利要求1所述的时钟门控设备，其中，输出级包括通过时钟信号控制的预充电电路。
7.根据权利要求1所述的时钟门控设备，其中，锁存器电路被配置为：当所述至少一个使能信号指示输出信号应被禁用时，不具有从高电源轨到低电源轨的完全转变。
8.根据权利要求1所述的时钟门控设备，其中，所述至少一个使能信号包括功率模式使能信号和测试模式使能信号，并且
其中，锁存器电路还包括使能电路，使能电路被配置为：将功率模式使能信号和测试模式使能信号的布尔或产生为组合的使能信号。
9.根据权利要求1所述的时钟门控设备，其中，锁存器电路仅接受单个时钟信号作为输入，其中，时钟信号没有反相而与锁存器电路晶体管的栅极端子直接连接。
10.一种时钟门控设备，包括：
锁存器电路，被配置为部分地根据至少一个使能信号的状态，将时钟信号传送为输出信号，其中，锁存器电路包括：
反馈电路，被配置为保持输出信号，其中，反馈电路包括通过输出信号供电的反相器。
11.根据权利要求10所述的时钟门控设备，其中，锁存器电路还包括：
输入级，通过时钟信号和所述至少一个使能信号来控制，以及
输出级，被配置为产生输出信号，并且
其中，输入级和输出级共享通过时钟信号控制的公共晶体管。
12.根据权利要求11所述的时钟门控设备，其中，输出级包括公共晶体管和第二晶体管，公共晶体管和第二晶体管二者通过时钟信号来控制并且串联连接，以减小来自输出级的漏电流。
13.根据权利要求10所述的时钟门控设备，其中，反相器的输出被配置为：仅当时钟信号处于第一电压并且所述至少一个使能信号有效时，具有第一电压。
14.根据权利要求10所述的时钟门控设备，其中，反相器被配置为：至少部分地基于所述至少一个使能信号断电。
15.根据权利要求10所述的时钟门控设备，其中，锁存器电路被配置为：当所述至少一个使能信号指示输出信号应被禁用时，不具有从高电源轨到低电源轨的完全转变。
16.根据权利要求10所述的时钟门控设备，其中，所述至少一个使能信号包括功率模式使能信号和测试模式使能信号，并且
其中，锁存器电路还包括使能电路，使能电路被配置为：将功率模式使能信号和测试模式使能信号的布尔或产生为组合的使能信号。
17.根据权利要求10所述的时钟门控设备，其中，锁存器电路仅接受单个时钟信号作为输入，其中，时钟信号没有反相而与锁存器电路晶体管的栅极端子直接连接。
18.一种时钟门控系统，包括：
时钟发生器电路，被配置为生成第一时钟信号；
时钟门控器电路，被配置为接收第一时钟信号和至少一个使能信号作为输入，并生成第二时钟信号；和
逻辑电路，被配置为至少部分地通过第二时钟信号，执行同步的逻辑功能；并且
其中，时钟门控器电路包括：
输入级，通过第一时钟信号和所述至少一个使能信号来控制，以及
输出级，被配置为产生第二时钟信号，并且
其中，输入级和输出级共享通过第一时钟信号控制的公共晶体管。
19.根据权利要求18所述的时钟门控系统，其中，时钟门控器电路还包括：具有反相器的反馈电路，其中，反相器通过第二时钟信号供电。
20.根据权利要求18所述的时钟门控系统，其中，时钟门控器电路被配置为：当所述至少一个使能信号指示第二时钟信号应被禁用时，不具有从高电源轨到低电源轨的完全转变。
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