CN111682917A - 一种双时部智能数据获取系统及电路构建方法 - Google Patents

一种双时部智能数据获取系统及电路构建方法 Download PDF

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Abstract

本申请公开了双时部智能数据获取系统及电路构建方法，其中，该双时部智能数据获取系统包括：固定时钟发生模块、初始时钟分发模块、双时部处理模块、第一数据采集模块、第二数据采集模块、数据汇集与时钟校正模块。通过利用本申请实施例提供的技术方案，提供能灵活设置的多路双时部时钟，同时具有数据校准模块，有效降低因硬件问题导致无法避免的延迟，可以为有双时钟多路数据采集需要的设备提供更为灵活、成本相对较低、配置方便，同时数据获取效率、精度以及扩展性能等较为优秀的数据获取系统。

Description

一种双时部智能数据获取系统及电路构建方法
技术领域
本申请涉及信号传输技术领域以及医学成像领域，特别涉及一种双时部智能数据获取系统及电路构建方法。
背景技术
在医学数据采集的过程中时常会对不同类型的信号进行分别采集，如在正电子断层发射扫描(Positron Emission Tomography,PET)中统对光电倍增管产生的波形用高速模数转换器(Analog-to-Digital Converter,ADC)进行多次采样工作，然后把由模数转换器得到的采样结果和由时间数字转换器(Time-to-Digital Converter,TDC)得到的每次采样时间和送入后端处理电路，从而得到光电倍增管输出的电脉冲信号的时间和能量信息。其中ADC采样所需的时钟频率的要求相比TDC要低得多，如果整套系统采用一套同样的时钟，不仅对硬件设计要求较高，且会对性能造成浪费。因此，需要针对性的对不同系统提供不同的系统时钟，以提高性能的利用率。
另外对于多个数据采集模块来说，时钟传输的过程中可能因为电缆线的长短，内部结构，以及端口之间的不同造成时间上的延迟，这种时间延迟严重的情况会影响数据采集的准确性，因此就要对每一个子系统的时间每隔一个周期进行校对，将时钟在不影响设备采集数据的真实形的情况下，控制在一定的范围之内，保证每个时钟和基准时钟并非严格意义上的同步。对于同步系统的调节主要是利用反馈进行，通过周期性的对每一路时钟信号和基准信号校对时间，并且通过时间校对的结果对每一路时间信号进行调节。
目前，现有技术一般是使用多个FPGA分别通过PLL(phase locked loop，锁相环)直接产生多路时钟信号，导致系统成本过高、精度不够且扩展性受限，经测试，使用FPGA以50MHZ频率扇出时钟时，与基准时钟相比，系统偏移在20ns左右，同时伴随相对较大的噪声以及抖动。
发明内容
为了克服现有技术的缺陷，本申请实施例的目的是提供一种双时部智能数据获取系统及电路构建方法，以解决现有技术中的至少一种问题。
为解决上述技术问题，本申请实施例提供了一种双时部智能数据获取系统，包括：
固定时钟发生模块，其被配置为产生固定频率的时钟信号；固定时钟信号输出给FPGA主控；
时钟配置模块，其被配置为产生初始时钟信号；
时钟配置模块包含FPGA主控、网络模块、储存模块、时钟扇出模块；
FPGA主控，用于配置与之相连的网络模块、储存模块、时钟扇出模块并生成时钟信号和接收由数据汇集与时钟校正模块返回的第一时钟复位信号；
网络模块，与FPGA主控连接，可通过外部通信设置改变时钟信号配置；
储存模块，与FPGA主控连接，用于储存FPGA主控的初始化配置；
时钟扇出模块240，与FPGA主控210连接，用于扇出由与FPGA主控210生成的初始时钟信号。
初始时钟分发模块，与时钟配置模块中的时钟扇出模块连接，其被配置为将初始时钟信号同步输出至少三路，其中一路作为基准时钟，输出到数据汇集与时钟校正模块700，两路或以上作为第一时钟信号，其中一路输出到双时部处理模块，其余均输出到第一数据采集模块。
双时部处理模块，其被配置为将其中一路第一时钟信号重新设置，生成第二时钟信号，并根据需求调整是否分发成多路第二时钟信号。
双时部处理模块，包括第二时钟生成模块、第二时钟分发模块。
第二时钟生成模块包括FPGA主控、网络模块、储存模块、时钟扇出模块。
FPGA主控，用于配置与之相连的网络模块、储存模块、时钟扇出模块并由初始时钟分发模块的其中一路第一时钟信号生成第二时钟信号和接收由数据汇集与时钟校正模块返回的第二时钟复位信号。
网络模块，与FPGA主控连接，可通过外部通信设置改变时钟信号配置。
储存模块，与FPGA主控连接，用于储存FPGA主控的初始化配置。
时钟扇出模块，与FPGA主控连接，用于扇出由与FPGA主控生成的初始时钟信号并输出给第二时钟分发模块。
第二时钟分发模块用于同步分发第二时钟信号，输出给第二数据采集模块.
第一数据采集模块，其被配置为利用第一时钟信号进行时间间隔测量，其模块数量为一个或多个。其数据采集结果输出给数据汇集与时钟校正模块。
第二数据采集模块，其被配置为利用第二时钟信号进行时间间隔测量，其模块数量为一个或多个。其数据采集结果输出给数据汇集与时钟校正模块。
数据汇集与时钟校正模块，连接第一数据采集模块、第二数据采集模块、FPGA主控、FPGA主控。其被配置为接收第一数据采集模块、第二数据采集模块的数据，并以基准时钟为准，对齐采集的数据。同时分别发送第一时钟复位信号、第二时钟复位信号到FPGA主控、FPGA主控用于校对时钟。
一种双时部智能电路构建方法，其数据获取方式如下：
S1：通过网络模块以及网络模块分别对时钟配置模块、第二时钟生成模块发送时钟配置信息；
S2：固定时钟发生模块为时钟配置模块提供时钟源，时钟配置模块产生初始时钟信号，并由初始时钟分发模块分发出至少两路同步的第一时钟信号，以及一路被称作基准时钟的第一时钟信号；
S3：第一时钟信号输出到第一数据采集模块，对输入信号进行采集，
于此同时，一路第一时钟信号发送给双时部处理模块，对第一时钟信号进行重配置，并分发同步的至少一路第二时钟信号；
S4：第二时钟信号为第二数据采集模块提供采集时钟，对输入信号进行数据采集；
S5：在数据汇集与时钟校正模块中对第一数据采集模块以及第二数据采集模块的数据进行汇总，对齐校正。并以基准时钟为标准决定何时以及是否分别发送第一时钟复位信号、第二时钟复位信号到时钟配置模块、第二时钟生成模块；
步骤S6：将汇总后数据发送至外部系统。
与现有技术相比，本发明的有益效果是：
本发明提供的双时部智能数据获取系统及电路构建方法，能通过网络接口对系统内的两个时钟配置模块进行配置，在数据采集的过程中减少时钟信号硬件成本和复杂度、方便配置且精度较高，同样在以50MHZ的情况下，相比常见的系统时钟系统，本发明提供的双时部智能数据获取系统能将抖动有效控制在11ps，偏斜50ps以内，且能有效利用时钟信号，减少浪费。同时在数据汇集与时钟校正模块700中能对时钟信号进行校正，并对收集到的数据进行对齐，进一步提升了该系统的精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的有关本发明的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为双时部智能数据获取系统及电路构建方法的结构示意图；
图2为时钟配置模块的结构示意图；
图3为双时部处理模块的结构示意图。
具体实施方式
以下结合具体实施例，对本发明做进一步说明。应理解，以下实施例仅用于说明本发明而非用于限制本发明的范围。
实施例1
图1为根据本发明的一个实施例的一种双时部智能数据获取系统的结构示意图，由图1可知，本发明中的一种双时部智能数据获取系统，包括固定时钟发生模块100、时钟配置模块200、初始时钟分发模块300、双时部处理模块400、第一数据采集模块500、第二数据采集模块600、数据汇集与时钟校正模块700.
其中固定时钟发生模块与时钟配置模块200相连，由固定时钟发生模块100产生固定时钟，时钟配置模块200利用固定时钟产生可以自行设置的初始时钟信号，并发送至初始时钟分发模块300，将初始时钟信号同步输出至少三路第一时钟信号。其中一路输出到数据汇集与时钟校正模块700，一路第一时钟信号输出到双时部处理模块400，剩下输出到第一数据采集模块500。双时部处理模块400接收第一时钟信号并再将其再配置，然后分发出第二时钟信号，输出至第二数据采集模块600。第一数据采集模块500以及第二数据采集模块600对外来信号(如时间信号，能量信号)进行采集，然后将数据汇总到数据汇集与时钟校正模块700，在该模块内以基准时钟为准，对输入数据进行时间校正。
现有时钟产生及分发模块一般通过采用配置FPGA来直接输出时钟信号，用这种实现方法实现输出的时钟信号普遍会有100ps-200ps的随机抖动。而对高精度数据采集如数字化PET(positron emission tomography，正电子发射断层成像)系统对时钟信号要求的精度相对更高，因而采用FPGA产生并直接分发实现输出的时钟信号不能满足要求。
进一步的，时钟配置模块200包含网络模块210以及存储模块230，可以直接通过以太网接口对其输出信号进行重新配置。
进一步的，时钟配置模块200通过高精度的固定时钟发生模块100给FPGA主控210提供必要的时钟源，FPGA主控210通过连接一个储存器230实现配置文件的初始化；时钟的生成是利用集成在FPGA主控210上的PLL(phase locked loop，锁相环)来产生时钟信号，将高精度时钟信号传出至时钟扇出缓冲器240，再将其发送至初始时钟分发模块300进行多路高精度时钟信号的分发，同时FPGA主控210可接收由数据汇集与时钟校正模块700发送可编程的复位信号。
进一步的，同步的时钟信号以及复位信号以低电压差分信号的形式输出。
进一步的，第一数据采集模块500中可包含多路数据采集单元，每一路第一时钟信号为一路数据采集单元提供时钟源。
进一步的，第一数据采集模块600中可包含多路数据采集单元，每一路第二时钟信号为一路数据采集单元提供时钟源。
进一步的，数据汇集与时钟校正模块700中通过利用NTP(Network TimeProtocol，时间网络协议)对汇总的数据进行时间校正。
图3为本发明的一个实施例的双时部处理模块的结构示意图，由图3可知，本发明中的双时部处理模块400包括：第二时钟生成模块410、第二时钟分发模块，其中第二时钟生成模块410包括FPGA主控411、网络模块412、储存模块413、时钟扇出缓冲器414。第二时钟生成模块410以第一时钟信号作为时钟源，FPGA主控411通过PLL产生时钟信号，将高精度时钟信号传出至时钟扇出缓冲器414，再将其发送至第二时钟分发模块420进行多路高精度时钟信号的分发，同时FPGA主控412可接收由数据汇集与时钟校正模块700发送可编程的复位信号。
实施例2
本发明的一种双时部智能电路构建方法的实施例包括以下步骤
S1：通过网络模块220以及网络模块412分别对时钟配置模块200、第二时钟生成模块410发送时钟配置信息，如频率、空占比、相位等；
S2：固定时钟发生模块100为时钟配置模块200提供时钟源，时钟配置模块产生频率为n Hz的初始时钟信号，并由初始时钟分发模块300分发出同步的最少两路第一时钟信号，以及一路被称作基准时钟的第一时钟信号；
S3：第一时钟信号输出到第一数据采集模块500，对输入信号进行采集，
于此同时，一路第一时钟信号发送给双时部处理模块400，对第一时钟信号进行重配置，并分发出频率为m相位与空占比和第一时钟信号相同的多路第二时钟信号；
S4：第二时钟信号为第二数据采集模块600提供采集时钟，对输入信号进行数据采集；
S5：在数据汇集与时钟校正模块700中对第一数据采集模块500以及第二数据采集模块600的数据进行汇总，对齐校正。并以基准时钟为标准决定何时以及是否分别发送第一时钟复位信号、第二时钟复位信号到时钟配置模块200、第二时钟生成模块410，以此对时钟信号进行对齐校正；
S6：将汇总后数据发送至外部系统。
进一步的，在S2中，初始时钟分发模块300分发出12路第一时钟信号。
进一步的，在S3中，第一数据采集模块500中包括10路数据采集单元，分别由输入的第一时钟信号对其提供时钟源。
进一步的，在S3中，双时部处理模块400分发出10路第二时钟信号。
进一步的，在S4中，第二数据采集模块600中包括10路数据采集单元，分别由输入的第二时钟信号对其提供时钟源。
进一步的，在S5中，时钟信号对齐方式采用NTP协议进行时钟对齐。
进一步的根据本发明的一个实施例，上述步骤S2中的n和步骤S3中的m可设置为不同频率的时钟信号
进一步的，所述时钟配置模块利用PLL产生相位频率相同的输出时钟信号。
进一步的，所述时钟信号以及复位信号均为低电压差分信号。
另外，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明是通过优选实施例进行描述的，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。本发明不受此处所公开的具体实施例的限制，其他落入本申请的权利要求内的实施例都属于本发明保护的范围。

Claims (10)

1.一种双时部智能数据获取系统，包括:
固定时钟发生模块，用于产生固定频率的时钟，提供信号源，与时钟配置模块相连接；
时钟配置模块，用于产生可以自行设置参数的初始时钟信号，与初始时钟分发模块相连接；初始时钟分发模块，用于初始时钟信号同步输出至少三路第一时钟信号，一路双时部处理模块相连接，一路与数据汇集与时钟校正模块相连接，剩余信号与第一数据采集模块相连接；
双时部处理模块，用于接收第一时钟信号并再将其再配置，然后分发出第二时钟信号，一路与数据汇集与时钟校正模块相连接，剩余信号与第二数据采集模块相连接；
第一数据采集模块，用于以第一时钟信号为时钟源对输入待采集信号进行数据采集，与数据汇集与时钟校正模块相连接；
第二数据采集模块，用于以第二时钟信号为时钟源对输入待采集信号进行数据采集，与数据汇集与时钟校正模块相连接；数据汇集与时钟校正模块，用于汇总采集到的数据以及以基准时钟为准，对输入数据进行校正，并分别发送第一、第二时钟复位信号到时钟配置模块和双时部处理模块。
2.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述时钟配置模块包括FPGA主控、网络模块、储存模块、时钟扇出缓冲器，通过网络模块对第一时钟信号进行配置，并能储存配置文件在储存模块中，时钟信号通过时钟扇出缓冲器输出。
3.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述初始时钟分发模块时钟配置模块输出的时钟为时钟源，分发出频率、空占比、相位相同的不少于三路同步的第一时钟信号。
4.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述双时部处理模块包含第二时钟生成模块、第二时钟分发模块，其中第二时钟生成模块以第一时钟信号为信号源，对信号的频率、空占比、相位进行再配置，然后分发出不少于一路的第二时钟信号。
5.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述第一数据采集模块中可包含多个独立数据采集单元，每一路分别以初始时钟分发模块分发的第一时钟信号作为独立时钟源进行数据采集，独立采集单元个数不小于一个。
6.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述第二数据采集模块中可包含多个独立数据采集单元，每一路分别以双时部处理模块分发的第二时钟信号作为独立时钟源进行数据采集，独立采集单元个数不小于一个。
7.根据权利要求1所述的一种双时部智能数据获取系统，其特征在于，所述数据汇集与时钟校正模块以基准时钟为时间基准，第一、第二数据采集模块采集的数据进行时间对齐，同时分别发送第一、第二时钟复位信号到时钟配置模块和双时部处理模块。
8.根据权利要求4所述的一种双时部智能数据获取系统,其特征在于,所述第二时钟生成模块包括FPGA主控、网络模块、储存模块、时钟扇出缓冲器，通过网络模块对第二时钟信号进行配置，并能储存配置文件在储存模块中，时钟信号通过时钟扇出缓冲器输出。
9.根据权利要求1所述的一种双时部智能数据获取系统,其特征在于,所述数据汇集与时钟校正模块利用NTP(Network Time Protocol，时间网络协议)计算第一、第二时钟复位信号时间间隔。
10.一种双时部智能电路构建方法，其特征在于，包括以下步骤：
S1：通过网络模块以及网络模块分别对时钟配置模块、第二时钟生成模块发送时钟配置信息；
S2：固定时钟发生模块为时钟配置模块提供时钟源，时钟配置模块产生初始时钟信号，并由初始时钟分发模块分发出至少两路同步的第一时钟信号，以及一路被称作基准时钟的第一时钟信号；
S3：第一时钟信号输出到第一数据采集模块，对输入信号进行采集，于此同时，一路第一时钟信号发送给双时部处理模块，对第一时钟信号进行重配置，并分发同步的至少一路第二时钟信号；
S4：第二时钟信号为第二数据采集模块提供采集时钟，对输入信号进行数据采集；
S5：在数据汇集与时钟校正模块中对第一数据采集模块以及第二数据采集模块的数据进行汇总，对齐校正，并以基准时钟为标准决定何时以及是否分别发送第一时钟复位信号、第二时钟复位信号到时钟配置模块、第二时钟生成模块；
S6：将汇总后数据发送至外部系统。
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