CN111654253A - 一种信号采集与放大电路阵列 - Google Patents

Abstract

本发明公开了一种信号采集与放大电路阵列。该信号采集与放大电路阵列包括：脉冲驱动输入端口、高电平驱动端口、低电平输入端口、输出信号端口和电路阵列；电路阵列包括多个电路单元集合，电路单元集合包括多个电路单元，电路单元集合的个数与脉冲驱动输入端口的引脚数量相等，电路单元集合中电路单元的个数与输出信号端口的引脚数量相等；一个电路单元集合中的电路单元的驱动端均与脉冲驱动输入端口的同一引脚连接，其输出端分别与输出信号端口的不同引脚连接。采用本发明的信号采集与放大电路阵列，改善了以往电路阵列中所有电路单元均对应一条输出线的情况，降低因引线过多而产生的串扰影响。

Description

一种信号采集与放大电路阵列

技术领域

本发明涉及电路阵列领域，特别是涉及一种信号采集与放大电路阵列领域。

背景技术

近年来，出于对传感器的探测精度与范围的要求，传感电路矩阵逐渐引起关注，例如表面肌电信号传感阵列，这种多通道、高密度的传感电路阵列可以对物体表面进行细致的采样，实现较为精确的分析。

但是目前的传感器阵列存在引线数目较多的问题，尤其是表面肌电信号传感电路，即通常为单一电极对应一条专用输出线，这就使传感器输出引线比较繁复，降低了阵列的面积利用率，而且输出线容易产生串扰现象。

发明内容

本发明的目的是提供一种信号采集与放大电路阵列，能够减少阵列输出线的数目，降低因引线过多而产生的串扰影响。

为实现上述目的，本发明提供了如下方案：

一种信号采集与放大电路阵列，包括：

脉冲驱动输入端口、高电平驱动端口、低电平输入端口、输出信号端口和电路阵列；

所述电路阵列包括多个电路单元集合；所述电路单元集合包括多个电路单元；所述电路单元集合的个数与所述脉冲驱动输入端口的引脚数量相等，所述电路单元集合中电路单元的个数与所述输出信号端口的引脚数量相等；

同一所述电路单元集合中的所有电路单元的驱动端均与所述脉冲驱动输入端口的同一引脚连接；不同所述电路单元集合中的电路单元的驱动端与所述脉冲驱动输入端口的不同引脚连接；

同一所述电路单元集合中的电路单元的输出端分别与所述输出信号端口的不同引脚连接；

所述电路单元的高电平端与所述高电平驱动端口连接；

所述电路单元的低电平端与所述低电平输入端口连接。

可选地，所述电路单元，具体包括：

第一耦合电阻、第一耦合电容、第一驱动晶体管、第一输入晶体管和第一控制晶体管；

所述第一耦合电阻的一端与所述高电平驱动端口连接，所述第一耦合电阻的另一端与所述第一输入晶体管的栅极连接；

所述第一耦合电容的一端与所述电路单元的传感信号输入端连接，所述第一耦合电容的另一端与第一输入晶体管的栅极连接；

所述第一输入晶体管的漏极与所述输出信号端口连接，所述第一输入晶体管的源极与所述第一控制晶体管的漏极连接；

所述第一控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第一控制晶体管的源极与所述低电平输入端口连接；

所述第一驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第一驱动晶体管的源极与所述输出信号端口连接。

可选地，所述电路单元，具体包括：

第二耦合电阻、第二耦合电容、第二驱动晶体管、第二输入晶体管和第二控制晶体管；

所述第二耦合电阻的一端与所述高电平驱动端口连接，所述第二耦合电阻的另一端与所述第二输入晶体管的栅极连接；

所述第二耦合电容的一端与所述电路单元的传感信号输入端连接，所述第二耦合电容的另一端与第二输入晶体管的栅极连接；

所述第二输入晶体管的漏极所述第二驱动晶体管的源极连接，所述第二输入晶体管的源极与所述低电平输入端口连接；

所述第二控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第二控制晶体管的源极与所述输出信号端口连接，所述第二控制晶体管的漏极与所述第二驱动晶体管的源极连接；

所述第二驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接。

可选地，所述电路单元，具体包括：

第三耦合电阻、第三耦合电容、第三驱动晶体管、第三输入晶体管和第三控制晶体管；

所述第三耦合电阻的一端与所述高电平驱动端口连接，所述第三耦合电阻的另一端与所述第三控制晶体管的漏极连接；

所述第三耦合电容的一端与所述电路单元的传感信号输入端连接，所述第三耦合电容的另一端与第三控制晶体管的漏极连接；

所述第三控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第三控制晶体管的源极与所述第三输入晶体管的栅极连接；

所述第三输入晶体管的漏极与所述输出信号端口连接，所述第三输入晶体管的源极与所述低电平输入端口连接；

所述第三驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第三驱动晶体管的源极与所述输出信号端口连接。

可选地，所述电路单元，具体包括：

第四耦合电阻、第四耦合电容、第四驱动晶体管、第四输入晶体管和第四控制晶体管；

所述第四耦合电阻的一端与所述高电平驱动端口连接，所述第四耦合电阻的另一端与所述第四输入晶体管的栅极连接；

所述第四耦合电容的一端与所述电路单元的传感信号输入端连接，所述第四耦合电容的另一端与所述第四输入晶体管的栅极连接；

所述第四输入晶体管的源极与所述低电平输入端口连接，所述第四输入晶体管的漏极与所述第四控制晶体管的源极连接；

所述第四控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第四控制晶体管的漏极与所述输出信号端口连接；

所述第四驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第四驱动晶体管的源极与所述输出信号端口连接。

可选地，所述脉冲驱动输入端口输入的脉冲驱动信号的频率大于所述传感信号输入端输入的传感输入信号的频率。

可选地，所述电路阵列中的一个电路单元集合输入的所述脉冲驱动信号为高电平时，所述电路阵列中的其他电路单元集合输入的所述脉冲驱动信号均为低电平。

可选地，所述高电平驱动端口和所述低电平输入端口的引脚数量均为一个。

与现有技术相比，本发明的有益效果是：

本发明提出了一种信号采集与放大电路阵列，本发明提供的信号采集与放大电路阵列，包括：脉冲驱动输入端口、高电平驱动端口、低电平输入端口、输出信号端口和电路单元阵列，电路单元阵列包括多个电路单元集合，电路单元集合包括多个电路单元，同一个电路单元集合中的电路单元均与脉冲驱动输入端口的同一引脚连接，不同电路单元集合中的电路单元的驱动端与脉冲驱动输入端口的不同引脚连接，同一电路单元集合中的电路单元的输出端分别与输出信号端口的不同引脚连接。本发明提供的信号采集与放大电路阵列，输出信号端口只需设置与电路单元集合中电路单元的个数相同的引脚数目，改善了以往电路单元阵列中每一个电路单元都对应输出信号端口的一个引脚，且每个引脚均对应一条输出线的情况。因此，本发明提供的信号采集与放大电路阵列具有能够减少阵列输出线的数目，降低因引线过多而产生的串扰影响的优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中信号采集与放大电路阵列的结构图；

图2为本发明实施例一中电路单元的电路图；

图3为本发明实施例一中电路单元的波形图；

图4为本发明实施例二中电路单元的电路图；

图5为本发明实施例三中电路单元的电路图；

图6为本发明实施例四中电路单元的电路图。

其中，110-脉冲驱动输入端口，120-高电平驱动端口，130-低电平输入端口，140-输出信号端口，150-电路单元，160-电路阵列；

VDP-电路单元的驱动端，VG-电路单元的高电平端，VS-电路单元的低电平端，OUT-电路单元的输出端，IN-电路单元的传感信号输入端；

T11-第一驱动晶体管，T12-第一输入晶体管，T13-第一控制晶体管，R11第一耦合电阻，C11-第一耦合电容；

T21-第二驱动晶体管，T22-第二输入晶体管，T23-第二控制晶体管，R21第二耦合电阻，C21-第二耦合电容；

T31-第三驱动晶体管，T32-第三输入晶体管，T33-第三控制晶体管，R31第三耦合电阻，C31-第三耦合电容；

T41-第四驱动晶体管，T42-第四输入晶体管，T43-第四控制晶体管，R41第四耦合电阻，C41-第四耦合电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种信号采集与放大电路阵列，具有能够减少阵列输出线的数目，降低因引线过多而产生的串扰影响的优点。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例一

图1为本发明实施例中信号采集与放大电路阵列的结构图，如图1所示，本发明提供的信号采集与放大电路阵列，包括：脉冲驱动输入端口110、高电平驱动端口120、低电平输入端口130、输出信号端口140和电路阵列160。其中，电路阵列160包括多个电路单元集合,一个电路单元集合包括多个电路单元150；电路阵列160中电路单元集合的个数与脉冲驱动输入端口110的引脚数量相等，每个电路单元集合中电路单元150的个数与输出信号端口140的引脚数量相等。

同一电路单元集合中的所有电路单元150的驱动端VDP均与脉冲驱动输入端口110的同一引脚连接，不同电路单元集合中的电路单元150的驱动端VDP1-VDPn与脉冲驱动输入端口110的不同引脚连接；同一电路单元集合中的电路单元150的输出端OUT1-OUTm分别与输出信号端口140的不同引脚连接；不同电路单元集合中的电路单元150的高电平端VG1-VGn均与高电平驱动端口120连接；不同电路单元集合中的电路单元150的低电平端VS1-VSn均与低电平输入端口130连接。其中，n表示电路阵列160中电路单元集合的数量，m表示一个电路单元集合中电路单元150的数量，高电平驱动端口120和低电平输入端口130的引脚数量均为一个。本发明提供的信号采集与放大电路阵列，输出信号端口140处设置的引脚数量与一个电路单元集合中电路单元150的个数相同，输出线数量与输出信号端口140处设置的引脚数量相同，改善了以往电路单元阵列中所有的电路单元均对应输出信号端口的一个引脚，而每个引脚均对应一条输出线的情况。

图2为本发明实施例中电路单元的电路图，如图2所示，本发明所提供的电路单元150包括：第一耦合电阻R11、第一耦合电容C11、第一驱动晶体管T11、第一输入晶体管T12和第一控制晶体管T13。

第一耦合电阻R11的一端与高电平驱动端口120连接，第一耦合电阻R11的另一端与第一输入晶体管T12的栅极连接；第一耦合电容C11的一端与电路单元150的传感信号输入端IN连接，第一耦合电容C11的另一端与第一输入晶体管T12的栅极连接；第一输入晶体管T12的漏极与输出信号端口140连接，第一输入晶体管T12的源极与第一控制晶体管T13的漏极连接；第一控制晶体管T13的栅极与脉冲驱动输入端口110连接，第一控制晶体管T13的源极与低电平输入端口130连接；第一驱动晶体管T11的栅极和漏极均与脉冲驱动输入端口110连接，第一驱动晶体管T11的源极与输出信号端口140连接。

本发明提供的信号采集与放大电路阵列，电路单元150的驱动端VDP与脉冲驱动输入端口110连接，电路单元150的高电平端VG与高电平驱动端口120连接，电路单元150的低电平端VS与低电平输入端口130连接，电路单元150的输出端OUT与输出信号端口140连接。

脉冲驱动输入端口110输入脉冲驱动信号，高电平驱动端口120接高电平，低电平输入端口130接低电平。电路单元150的传感信号输入端IN输入传感输入信号。脉冲驱动输入端口110输入的脉冲驱动信号的频率大于电路单元150的传感信号输入端IN输入的传感输入信号的频率。

当高电平驱动端口120接高电平，低电平输入端口130接低电平时，第一输入晶体管T12保持恒开启状态。当高电平脉冲驱动信号传递到电路单元150的驱动端VDP时，第一驱动晶体管T11与第一控制晶体管T13开启，此时，传感输入信号通过第一耦合电容C11将信息传递到第一输入晶体管T12的栅极电压，从而在输出信号端口140处得到反相放大后的信号。

当低电平脉冲驱动信号传递到电路单元150的驱动端VDP时，第一驱动晶体管T11与第一控制晶体管T13虽然开启，但是第一输入晶体管T12两侧没有电压差，因此，第一输入晶体管T12处虽然有信号，但是在输出信号端口140处不会有对应输出。

图3为本发明实施例中电路单元的波形图。如图3所示，传感输入信号为低电平时，较高频率的脉冲驱动信号传递到电路单元的驱动端VDP，使得电路单元150导通，从而在电路单元150的输出端OUT处得到第一反相放大信号V1。当传感输入信号为高电平时，在电路单元150的输出端OUT处得到第二反相放大信号V2；第一反相放大信号V1大于第二反相放大信号V2。

本发明提供的信号采集与放大电路工作时，当高电平脉冲驱动信号传递到与一个电路单元集合连接的脉冲驱动输入端口的一个引脚，则与该引脚相连的电路单元集合中所有电路单元150开启，并分别在每个电路单元150对应的输出线处输出。同时，电路阵列160中其他电路单元集合均接入低电平脉冲驱动信号，接低电平脉冲驱动信号的电路单元集合中电路单元150均保持截止状态，并且其输出端OUT处电位不影响输出线中的信号传递。综上，该电路阵列通过扫描信号驱动，单次输出一个电路单元集合的信号，使得电路阵列160中各个电路单元150信号按电路单元集合依次得以采集，从而避免了每个单元电路150均对应一条输出线的情况，避免了因输出线过多而产生的串扰影响。

实施例二

图4为本发明实施例中电路单元的电路图，如图4所示，本实施例与实施例一的不同点在于，本实施例提供的电路单元150包括：第二耦合电阻R21、第二耦合电容C21、第二驱动晶体管T21、第二输入晶体管T22和第二控制晶体管T23。

第二耦合电阻R21的一端与高电平驱动端口120连接，第二耦合电阻R21的另一端与第二输入晶体管T22的栅极连接；第二耦合电容C21的一端与电路单元150的传感信号输入端IN连接，第二耦合电容C21的另一端与第二输入晶体管T22的栅极连接；第二输入晶体管T22的漏极与第二驱动晶体管T21的源极连接，第二输入晶体管T22的源极与低电平输入端口130连接；第二控制晶体管T23的栅极与脉冲驱动输入端口110连接，第二控制晶体管T23的源极与输出信号端口140连接，第二控制晶体管T23的漏极与第二驱动晶体管T21的源极连接；第二驱动晶体管T21的栅极和漏极均与脉冲驱动输入端口110连接。

当低电平脉冲驱动信号传递到电路单元150的驱动端VDP时，第二驱动晶体管T21与第二控制晶体管T23虽然开启，但是第二输入晶体管T22漏极处的电压输出被阻挡，因此，在输出信号端口140处不会有对应输出。

实施例三

图5为本发明实施例中电路单元的电路图，如图5所示，本实施例与实施例一的不同点在于，本实施例所提供的电路单元包括：第三耦合电阻R31、第三耦合电容C31、第三驱动晶体管T31、第三输入晶体管T32和第三控制晶体管T33。

第三耦合电阻R31的一端与高电平驱动端口120连接，第三耦合电阻R31的另一端与第三控制晶体管T33的漏极连接；第三耦合电容C31的一端与电路单元150的传感信号输入端IN连接，第三耦合电容C31的另一端与第三控制晶体管T33的漏极连接；第三控制晶体管T33的栅极与脉冲驱动输入端口110连接，第三控制晶体管T33的源极与第三输入晶体管T32的栅极连接；第三输入晶体管T32的漏极与输出信号端口140连接，第三输入晶体管T32的源极与低电平输入端口130连接；第三驱动晶体管T31的栅极和漏极均与脉冲驱动输入端口110连接，第三驱动晶体管T31的源极与输出信号端口140连接。

当低电平脉冲驱动信号传递到电路单元150的驱动端VDP时，第三驱动晶体管T31与第三控制晶体管T33虽然开启，但是传感输入信号被第三控制晶体管T33阻挡，使得输入晶体管T32处无传感输入信号输入，因此，在输出信号端口140处不会有对应输出。

实施例四

图6为本发明实施例中电路单元的电路图，如图6所示，本实施例与实施例一的不同点在于，本实施例所提供的电路单元包括：第四耦合电阻R41、第四耦合电容C41、第四驱动晶体管T41、第四输入晶体管T42和第四控制晶体管T43。

第四耦合电阻R41的一端与高电平驱动端口120连接，第四耦合电阻R41的另一端与第四输入晶体管T42的栅极连接；第四耦合电容C41的一端与电路单元150的传感信号输入端IN连接，第四耦合电容C41的另一端与第四输入晶体管T42的栅极连接；第四输入晶体管T42的源极与低电平输入端口130连接，第四输入晶体管T42的漏极与第四控制晶体管T43的源极连接；第四控制晶体管T43的栅极与脉冲驱动输入端口110连接，第四控制晶体管T43的漏极与输出信号端口140连接；第四驱动晶体管T41的栅极和漏极均与脉冲驱动输入端口110连接，第四驱动晶体管T41的源极与输出信号端口140连接。

当低电平脉冲驱动信号传递到电路单元150的驱动端VDP时，第四驱动晶体管T41与第三控制晶体管T43开启，第四输入晶体管T42保持开启，但是第四输入晶体管T42引起的电压波动不会传递到输出信号端口140处。因此，输入晶体管T42处虽然有信号，但是在输出信号端口140处不会有对应输出。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种信号采集与放大电路阵列，其特征在于，所述信号采集与放大电路阵列，包括：

脉冲驱动输入端口、高电平驱动端口、低电平输入端口、输出信号端口和电路阵列；

所述电路阵列包括多个电路单元集合；所述电路单元集合包括多个电路单元；所述电路单元集合的个数与所述脉冲驱动输入端口的引脚数量相等，所述电路单元集合中电路单元的个数与所述输出信号端口的引脚数量相等；

同一所述电路单元集合中的所有电路单元的驱动端均与所述脉冲驱动输入端口的同一引脚连接；不同所述电路单元集合中的电路单元的驱动端与所述脉冲驱动输入端口的不同引脚连接；

同一所述电路单元集合中的电路单元的输出端分别与所述输出信号端口的不同引脚连接；

所述电路单元的高电平端与所述高电平驱动端口连接；

所述电路单元的低电平端与所述低电平输入端口连接。

2.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述电路单元，具体包括：

第一耦合电阻、第一耦合电容、第一驱动晶体管、第一输入晶体管和第一控制晶体管；

所述第一耦合电阻的一端与所述高电平驱动端口连接，所述第一耦合电阻的另一端与所述第一输入晶体管的栅极连接；

所述第一耦合电容的一端与所述电路单元的传感信号输入端连接，所述第一耦合电容的另一端与第一输入晶体管的栅极连接；

所述第一输入晶体管的漏极与所述输出信号端口连接，所述第一输入晶体管的源极与所述第一控制晶体管的漏极连接；

所述第一控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第一控制晶体管的源极与所述低电平输入端口连接；

所述第一驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第一驱动晶体管的源极与所述输出信号端口连接。

3.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述电路单元，具体包括：

第二耦合电阻、第二耦合电容、第二驱动晶体管、第二输入晶体管和第二控制晶体管；

所述第二耦合电阻的一端与所述高电平驱动端口连接，所述第二耦合电阻的另一端与所述第二输入晶体管的栅极连接；

所述第二耦合电容的一端与所述电路单元的传感信号输入端连接，所述第二耦合电容的另一端与第二输入晶体管的栅极连接；

所述第二输入晶体管的漏极所述第二驱动晶体管的源极连接，所述第二输入晶体管的源极与所述低电平输入端口连接；

所述第二控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第二控制晶体管的源极与所述输出信号端口连接，所述第二控制晶体管的漏极与所述第二驱动晶体管的源极连接；

所述第二驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接。

4.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述电路单元，具体包括：

第三耦合电阻、第三耦合电容、第三驱动晶体管、第三输入晶体管和第三控制晶体管；

所述第三耦合电阻的一端与所述高电平驱动端口连接，所述第三耦合电阻的另一端与所述第三控制晶体管的漏极连接；

所述第三耦合电容的一端与所述电路单元的传感信号输入端连接，所述第三耦合电容的另一端与第三控制晶体管的漏极连接；

所述第三控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第三控制晶体管的源极与所述第三输入晶体管的栅极连接；

所述第三输入晶体管的漏极与所述输出信号端口连接，所述第三输入晶体管的源极与所述低电平输入端口连接；

所述第三驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第三驱动晶体管的源极与所述输出信号端口连接。

5.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述电路单元，具体包括：

第四耦合电阻、第四耦合电容、第四驱动晶体管、第四输入晶体管和第四控制晶体管；

所述第四耦合电阻的一端与所述高电平驱动端口连接，所述第四耦合电阻的另一端与所述第四输入晶体管的栅极连接；

所述第四耦合电容的一端与所述电路单元的传感信号输入端连接，所述第四耦合电容的另一端与所述第四输入晶体管的栅极连接；

所述第四输入晶体管的源极与所述低电平输入端口连接，所述第四输入晶体管的漏极与所述第四控制晶体管的源极连接；

所述第四控制晶体管的栅极与所述脉冲驱动输入端口连接，所述第四控制晶体管的漏极与所述输出信号端口连接；

所述第四驱动晶体管的栅极和漏极均与所述脉冲驱动输入端口连接，所述第四驱动晶体管的源极与所述输出信号端口连接。

6.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述脉冲驱动输入端口输入的脉冲驱动信号的频率大于所述传感信号输入端输入的传感输入信号的频率。

7.根据权利要求6所述的信号采集与放大电路阵列，其特征在于，所述电路阵列中的一个电路单元集合输入的所述脉冲驱动信号为高电平时，所述电路阵列中的其他电路单元集合输入的所述脉冲驱动信号均为低电平。

8.根据权利要求1所述的信号采集与放大电路阵列，其特征在于，所述高电平驱动端口和所述低电平输入端口的引脚数量均为一个。

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