CN111613627B - 像素结构及其制造方法 - Google Patents
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Abstract
一种像素结构及其制造方法，像素结构包括扫描线、数据线、第一共用信号线、第一至第三栅极、第一至第三通道层、第一至第三源极、第一至第三漏极、第一像素电极以及第二像素电极。第三通道层分离于第一以及第二通道层。第一源极以及第一漏极电性连接第一通道层。第二源极以及第二漏极电性连接第二通道层。第一源极与第二源极相连。第三源极以及第三漏极电性连接第三通道层。第二漏极以及第三漏极之间具有间隙。第二像素电极填入间隙，且电性连接第二漏极以及第三漏极。
Description
技术领域
本发明涉及一种像素结构及其制造方法。
背景技术
随着技术的进步，显示面板的分辨率越来越高。为了要增加显示面板的分辨率，显示面板中的导线(例如扫描线、数据线或其他信号线)的密度也需要随之增加。为了增加导线的密度，在高分辨率的显示面板中，导线的线宽与导线之间的间距必须缩小。然而，当缩小了导线的线宽与线距，导线容易在制造过程中出现缺陷(例如断线)，导致显示面板的制造良率降低。
发明内容
本发明提供一种像素结构，可以提升显示面板的制造良率。
本发明提供一种像素结构的制造方法，可以提升显示面板的制造良率。
本发明的至少一实施例提供一种像素结构。像素结构包括扫描线、数据线、第一共用信号线、第一至第三栅极、第一至第三通道层、第一至第三源极、第一至第三漏极、第一像素电极以及第二像素电极。第一至第三栅极电性连接扫描线。第一至第三通道层分别重叠于第一至第三栅极。第三通道层分离于第一通道层以及第二通道层。第一源极以及第一漏极电性连接第一通道层，且第一源极电性连接数据线。第二源极以及第二漏极电性连接第二通道层，且第一源极与第二源极相连。第三源极以及第三漏极电性连接第三通道层，其中第三源极电性连接第一共用信号线，其中第二漏极以及第三漏极之间具有间隙。第一像素电极电性连接第一漏极。第二像素电极填入间隙，且电性连接第二漏极以及第三漏极。
本发明的至少一实施例提供一种像素结构的制造方法。像素结构的制造方法包括以下步骤。形成扫描线、第一栅极、第二栅极以及第三栅极于基板上；形成共用信号线于基板上；形成栅极绝缘层于第一栅极、第二栅极以及第三栅极上；形成通道图案层于栅极绝缘层上，其中通道图案层包括第一通道层、第二通道层以及第三通道层，其中第三通道层分离于第一通道层以及第二通道层；形成数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极以及第三漏极于栅极绝缘层上，其中第一源极与第一漏极重叠于第一通道层，且第一源极电性连接数据线，第二源极以及第二漏极重叠于第二通道层，且第一源极与第二源极相连，第三源极以及第三漏极重叠于第三通道层，其中第三源极电性连接第一共用信号线，且第二漏极以及第三漏极之间具有一间隙；形成第一像素电极以及第二像素电极，其中第一像素电极电性连接第一漏极，且第二像素电极填入间隙且电性连接第二漏极以及第三漏极。
附图说明
图1A至图1G是依照本发明的一实施例的一种像素结构的制造方法的俯视图。
图2A至图2G分别是沿着图1A至图1G中的线I-I’的剖面示意图。
图3是沿着图1G中的线II-II’的剖面示意图。
图4是依照本发明的一实施例的一种像素结构的俯视图。
图5是沿着图4中的线III-III’的剖面示意图。
附图标记说明：
10、20：像素结构
100：基板
200：第一导电层
210：第一栅极
220：第二栅极
230：第三栅极
240：扫描线
250、260、550：共用信号线
300：栅极绝缘层
302、632、634、702、704：开口
310：第一绝缘层
320：第二绝缘层
400：通道图案层
410：第一通道层
420：第二通道层
430：第三通道层
500：第二导电层
512：第一源极
514：第一漏极
514a、524a、534a：延伸部
514b、524b、534b：电极部
522：第二源极
524：第二漏极
532：第三源极
534：第三漏极
540：数据线
610：第一绝缘层
620：第二绝缘层
630：彩色滤光元件
700：绝缘层
800：第三导电层
810：第一像素电极
820：第二像素电极
D1：第一方向
D2：第二方向
GP：间隙
T1：第一主动元件
T2：第二主动元件
T3：第三主动元件
具体实施方式
在整个说明书中，相同的附图标记表示相同或类似的元件。在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者所述元件与所述另一元件中间可以也存在其他元件。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，所述元件与所述另一元件中间不存在其他元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，二元件互相“电性连接”或“耦合”是可为二元件间存在其它元件。
图1A至图1G是依照本发明的一实施例的一种像素结构的制造方法的俯视图。图2A至图2G分别是沿着图1A至图1G中的线I-I’的剖面示意图。图3是沿着图1G中的线II-II’的剖面示意图。
请参考图1A与图2A，形成第一导电层200于基板100上。在本实施例中，第一导电层200包括第一栅极210、第二栅极220、第三栅极230、扫描线240、共用信号线250以及共用信号线260。换句话说，第一栅极210、第二栅极220、第三栅极230、扫描线240、共用信号线250以及共用信号线260是于同一道图案化工艺中形成，且属于相同膜层。
第一栅极210、第二栅极220以及第三栅极230电性连接扫描线240。在本实施例中，第一栅极210、第二栅极220以及第三栅极230直接连接扫描线240。举例来说，第一栅极210、第二栅极220、第三栅极230以及扫描线240连成一体。共用信号线250以及共用信号线260分别位于扫描线240的两侧，且扫描线240、共用信号线250、以及共用信号线260彼此分离。
在本实施例中，形成第一导电层200的方法例如包括先形成导电材料层于基板100上，接着通过光刻蚀刻工艺图案化前述导电材料层，以形成第一栅极210、第二栅极220、第三栅极230、扫描线240、共用信号线250以及共用信号线260于基板100上。然而，本发明不以此为限。第一导电层200也可以通过其他图案化工艺形成。
在一些实施例中，第一导电层200可以包括单层或多层结构。基于导电性的考量，第一导电层200一般是使用金属材料(铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、前述金属的合金或前述金属的堆叠层)。然而，本发明不限于此。根据其他实施例，第一导电层200也可以使用其他导电材料。例如：金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料、或是金属材料与其它导材料的堆叠层。
请参考图1B与图2B，形成栅极绝缘层300(图1B省略绘出)于第一导电层200上。在本实施例中，形成栅极绝缘层300于第一栅极210、第二栅极220、第三栅极230、扫描线240、共用信号线250以及共用信号线260上。栅极绝缘层300为单层或多层结构。在本实施例中，栅极绝缘层300为多层结构，且包括第一绝缘层310以及第二绝缘层320。第一绝缘层310以及第二绝缘层320的材料例如为氮化硅、氧化硅、氮氧化硅或其他合适的材料或前述材料的组合。在一些实施例中，第一绝缘层310包括氮化硅，且第二绝缘层320包括氧化硅。
形成通道图案层400于栅极绝缘层300上。通道图案层400包括第一通道层410、第二通道层420以及第三通道层430。第一通道层410、第二通道层420以及第三通道层430分别重叠于第一栅极210、第二栅极220以及第三栅极230。在本实施例中，第二通道层420与第一通道层410直接相连，且第三通道层430分离于第一通道层410以及第二通道层420。
在本实施例中，形成通道图案层400的方法例如包括先形成经掺杂或未经掺杂的材料层于栅极绝缘层300上，接着通过光刻蚀刻工艺图案化前述材料层，以形成第一通道层410、第二通道层420以及第三通道层430于栅极绝缘层300上。在一些实施例中，选择性地于前述材料层表面形成欧姆接触层(未示出)，接着对材料层进行图案化工艺。换句话说，通道图案层400还可以包括位于表面的欧姆接触层。
在一些实施例中，通道图案层400为单层或多层结构，其包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物或上述材料的组合)、其它合适的材料或上述材料的组合。在本实施例中，基于电子迁移率的考量，通道图案层400使用铟镓锌氧化物(indium gallium zinc oxide，IGZO)。
请参考图1C与图2C，于栅极绝缘层300中形成开口302。开口302贯穿栅极绝缘层300以暴露出共用信号线250。
在本实施例中，先形成通道图案层400接着才形成开口302，但本发明不以此为限。在其他实施例中，先形成开口302接着才形成通道图案层400。
请参考图1D与图2D，形成第二导电层500于栅极绝缘层300上。在本实施例中，第二导电层500包括第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534以及数据线540。换句话说，第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534以及数据线540是于同一道图案化工艺中形成，且属于相同膜层。
在本实施例中，形成第二导电层500的方法例如包括先形成导电材料层于栅极绝缘层300以及通道图案层400上，接着通过光刻蚀刻工艺图案化前述导电材料层，以形成第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534以及数据线540于栅极绝缘层300上。然而，本发明不以此为限。第二导电层500也可以通过其他图案化工艺形成。
在一些实施例中，第二导电层500可以包括单层或多层结构。基于导电性的考量，第二导电层500一般是使用金属材料(铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、前述金属的合金或前述金属的堆叠层)。然而，本发明不限于此。根据其他实施例，第二导电层500也可以使用其他导电材料。例如：金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料、或是金属材料与其它导材料的堆叠层。
第一源极512与第一漏极514重叠于第一通道层410。第一源极512与第一漏极514电性连接第一通道层410，且第一源极512电性连接数据线540。在本实施例中，第一漏极514自第一通道层410沿着第一方向D1延伸，以使部分第一漏极514与共用信号线250重叠。在本实施例中，第一漏极514包括重叠于第一通道层410的延伸部514a以及连接延伸部514a的电极部514b。在本实施例中，电极部514b重叠于共用信号线250，使第一漏极514与共用信号线250之间可以形成存储电容。
第二源极522以及第二漏极524重叠于第二通道层420。第二源极522以及第二漏极524电性连接第二通道层420。第一源极512与第二源极522相连，且第一源极512与第二源极522上施加相同的信号。在本实施例中，第一源极512、第二源极522以及数据线540直接相连。举例来说，第一源极512、第二源极522以及数据线540连成一体。在本实施例中，第二漏极524自第二通道层420沿着第二方向D2延伸。第一方向D1与第二方向D2例如彼此相反，但本发明不以此为限。在本实施例中，第二漏极524包括重叠于第二通道层420的延伸部524a以及连接延伸部524a的电极部524b。在本实施例中，共用信号线260重叠于第二漏极524的电极部524b，使第二漏极524与共用信号线260之间可以形成存储电容。
第三源极532以及第三漏极534重叠于第三通道层430。第三源极532以及第三漏极534电性连接第三通道层430。第三源极532电性连接共用信号线250。在本实施例中，第三源极532与共用信号线250属于不同膜层，且第三源极532通过开口302而电性连接共用信号线250。在本实施例中，第三漏极534自第三通道层430沿着第二方向D2延伸。在本实施例中，第三漏极534包括重叠于第三通道层430的延伸部534a以及连接延伸部534a的电极部534b。在本实施例中，共用信号线260重叠于第三漏极534的电极部534b，使第三漏极534与共用信号线260之间可以形成存储电容。第二漏极524以及第三漏极534之间具有间隙GP。换句话说，第二漏极524以及第三漏极534彼此分离。在一些实施例中，间隙GP为4微米至10微米。
在本实施例中，在形成第二导电层500后，检测数据线540。由于第二漏极524以及第三漏极534之间具有间隙GP，且第三通道层430分离于第一通道层410以及第二通道层420，因此，即使第一通道层410、第二通道层420以及第三通道层430可以导电，数据线540上的检测信号不会传递至第三通道层430与共用信号线250。换句话说，对应不同像素结构的不同条数据线540彼此不会因为串联多个像素结构的共用信号线250而短路，因此，可以找出具有缺陷(例如断线)的数据线540。找出具有缺陷的数据线540后，可以修补具有缺陷的数据线540，借此提升显示面板的制造良率。在一些实施例中，修补数据线540的方法例如包括激光化学气相沉积(Laser Chemical Vapor Deposition,LCVD)。然而，本发明部以此为限。
请参考图1E与图2E，在检测数据线540之后，形成第一绝缘层610于第二导电层500(包括第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534以及数据线540)上。在本实施例中，第一绝缘层610接触第一源极512与第一漏极514之间的第一通道层410、第二源极522与第二漏极524之间的第二通道层420以及第三源极532与第三漏极534之间的第三通道层430。
在本实施例中，第一绝缘层610的材料包括氧化硅，且形成第一绝缘层610的方法包括化学气相沉积。在本实施例中，第一绝缘层610中的氧原子可以与通道图案层400中的氢原子反应，借此减少通道图案层400的导电率。在其他实施例中，可以对通道图案层400进行等离子体处理，以控制通道图案层400的导电率。
在本实施例中，于形成第一绝缘层610之后，通道图案层400由导体转变为半导体，至此，大致完成第一主动元件T1、第二主动元件T2以及第三主动元件T3。第一主动元件T1包括第一源极512、第一漏极514、第一通道层410以及第一栅极210，第二主动元件T2包括第二源极522、第二漏极524、第二通道层420以及第二栅极220，且第三主动元件T3包括第三源极532、第三漏极534、第三通道层430以及第三栅极230。在本实施例中，第一主动元件T1、第二主动元件T2以及第三主动元件T3例如为背通道蚀刻型(Back-Channel Etch)的金属氧化物薄膜晶体管。背通道蚀刻型的金属氧化物薄膜晶体管具有光刻次数少、器件小型化、制造成本低等优点。
形成第二绝缘层620于第一绝缘层610上。第二绝缘层620的材料例如包括氮化硅。
形成彩色滤光元件630于第二绝缘层620上以构成彩色滤光层于像素阵列上(Color flter on array,COA)的结构。彩色滤光元件630例如包括红色滤光元件、蓝色滤光元件或绿色滤光元件。在本实施例中，彩色滤光元件630具有重叠于第一漏极514的开口632以及重叠于第二漏极524和第三漏极534的开口634。在本实施例中，开口634重叠于第二漏极524和第三漏极534之间的间隙GP。在其他实施例中，彩色滤光元件630可以被省略。
请参考图1F与图2F，形成绝缘层700于彩色滤光元件630上。部分绝缘层700填入彩色滤光元件630的开口632以及开口634。形成重叠于开口632的开口702以及重叠于开口634的开口704，开口702以及开口704例如贯穿绝缘层700以及栅极绝缘层300。
在一些实施例中，绝缘层700的材料例如包括有机材料。在一些实施例中，绝缘层700适用于超高开口技术(Ultra/Super High Aperture,UHA/SHA)，且可以增加像素电极与金属导线之间的距离，借此减少电容效益并增加像素结构的开口率。
请参考图1G、图2G与图3，形成第三导电层800(包括第一像素电极810以及第二像素电极820)于绝缘层700上。第一像素电极810以及第二像素电极820分别位于扫描线240的两侧。第一像素电极810电性连接第一漏极514。在本实施例中，第一像素电极810填入开口702而连接第一漏极514。第二像素电极820电性连接第二漏极524以及第三漏极534。在本实施例中，第二像素电极820填入开口704与间隙GP，以连接第二漏极524以及第三漏极534。
第三导电层800为透明导电层，其材质包括金属氧化物，例如是铟锡氧化物或铟锌氧化物。
在本实施例中，第一像素电极810具有散射状的狭缝，且第二像素电极820具有散射状的狭缝。第一像素电极810上的狭缝以及第二像素电极820上的狭缝将像素结构分成8重区域(8Domain)。
至此，像素结构10大致完成，像素结构10包括扫描线240、数据线540、共用信号线250、第一栅极210、第二栅极220、第三栅极230、第一通道层410、第二通道层420、第三通道层430、第一源极512、第二源极522、第三源极532、第一漏极514、第二漏极524、第三漏极534、第一像素电极810以及第二像素电极820。在本实施例中，像素结构10还包括共用信号线250。在一些实施例中，共用信号线250上施加的电压介于8伏特至12伏特，且共用信号线260上施加的电压介于5伏特至8伏特。
在一些实施例中，像素结构10适用于大尺寸显示面板(例如75英寸以上的显示面板)，且显示面板可采用1D1G的方式驱动。在一些实施例中，像素结构10的长与宽例如为数十至数百微米，举例来说，像素结构10的长为214.87微米，且宽为71.62微米。
基于上述，由于第二漏极524以及第三漏极534之间具有间隙GP，且第三通道层430分离于第一通道层410以及第二通道层420，因此，可以在形成绝缘层610之前检测并修补损坏的数据线540，借此提升显示面板的制造良率。
图4是依照本发明的一实施例的一种像素结构的俯视图。图5是沿着图4中的线III-III’的剖面示意图。
在此必须说明的是，图4和图5的实施例沿用图1G和图2G的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图4的像素结构20与图1G的像素结构10的主要差异在于：像素结构20还包括共用信号线550。
在本实施例中，第二导电层500包括第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534、数据线540以及共用信号线550。换句话说，第一源极512、第一漏极514、第二源极522、第二漏极524、第三源极532、第三漏极534、数据线540以及共用信号线550是于同一道图案化工艺中形成，且属于相同膜层。在本实施例中，第三源极532不与共用信号线250直接相连，且第三源极532与共用信号线550直接相连。举例来说，第三源极532与共用信号线550连成一体。
在本实施例中，像素结构20包括扫描线240、数据线540、共用信号线550、第一栅极210、第二栅极220、第三栅极230、第一通道层410、第二通道层420、第三通道层430、第一源极512、第二源极522、第三源极532、第一漏极514、第二漏极524、第三漏极534、第一像素电极810以及第二像素电极820。第一栅极210、第二栅极220、第三栅极230电性连接扫描线240。第一通道层410、第二通道层420、第三通道层430分别重叠于第一栅极210、第二栅极220、第三栅极230。第三通道层430分离于第一通道层410以及第二通道层420。第一源极512以及第一漏极514电性连接第一通道层410，且第一源极512电性连接数据线540。第二源极522以及第二漏极524电性连接第二通道层420，且第一源极512与第二源极522相连。第三源极532以及第三漏极534电性连接第三通道层430，其中第三源极532电性连接共用信号线550，其中第二漏极524以及第三漏极534之间具有间隙GP。第一像素电极810电性连接第一漏极514。第二像素电极820填入间隙GP，且电性连接第二漏极524以及第三漏极534。
在本实施例中，像素结构20还包括共用信号线250以及共用信号线260。在一些实施例中，共用信号线250上施加的电压介于8伏特至12伏特，且共用信号线260上施加的电压介于5伏特至8伏特，且共用信号线550上施加的电压介于6伏特至12伏特。
在一些实施例中，像素结构20适用于大尺寸显示面板(例如85英寸以上的显示面板)，且显示面板可采用1D1G的方式驱动。在一些实施例中，像素结构20的长与宽例如为数十至数百微米，举例来说，像素结构20的长为243.75微米，且宽为81.25微米。
基于上述，由于第二漏极524以及第三漏极534之间具有间隙GP，且第三通道层430分离于第一通道层410以及第二通道层420，因此，可以在形成绝缘层610之前检测并修补损坏的数据线540，借此提升显示面板的制造良率。
Claims (17)
1.一种像素结构，包括：
一扫描线、一数据线以及一第一共用信号线；
一第一栅极、一第二栅极以及一第三栅极，电性连接该扫描线；
一第一通道层、一第二通道层以及一第三通道层，分别重叠于该第一栅极、该第二栅极以及该第三栅极，其中该第三通道层分离于该第一通道层以及该第二通道层；
一第一源极以及一第一漏极，电性连接该第一通道层，且该第一源极电性连接该数据线；
一第二源极以及一第二漏极，电性连接该第二通道层，且该第一源极与该第二源极相连；
一第三源极以及一第三漏极，电性连接该第三通道层，其中该第三源极电性连接该第一共用信号线，其中该第二漏极以及该第三漏极之间具有一间隙；
一第一像素电极，电性连接该第一漏极；以及
一第二像素电极，填入该间隙，且电性连接该第二漏极以及该第三漏极。
2.如权利要求1所述的像素结构，其中该第二通道层与该第一通道层直接相连。
3.如权利要求1所述的像素结构，其中该第一像素电极以及该第二像素电极分别位于该扫描线的两侧。
4.如权利要求1所述的像素结构，其中该第一像素电极具有散射状的狭缝，且该第二像素电极具有散射状的狭缝。
5.如权利要求1所述的像素结构，其中该间隙为4微米至10微米。
6.如权利要求1所述的像素结构，还包括：
一第二共用信号线，重叠于该第二漏极以及该第三漏极。
7.如权利要求6所述的像素结构，其中该第一共用信号线上施加的电压介于8伏特至12伏特，且该第二共用信号线上施加的电压介于5伏特至8伏特。
8.如权利要求6所述的像素结构，其中该扫描线与该第二共用信号线属于相同膜层。
9.如权利要求1所述的像素结构，其中该扫描线与该第一共用信号线属于相同膜层。
10.如权利要求1所述的像素结构，其中该数据线与该第一共用信号线属于相同膜层。
11.一种像素结构的制造方法，包括：
形成一扫描线、一第一栅极、一第二栅极以及一第三栅极于一基板上；
形成第一共用信号线于该基板上；
形成一栅极绝缘层于该第一栅极、该第二栅极以及该第三栅极上；
形成一通道图案层于该栅极绝缘层上，其中该通道图案层包括一第一通道层、一第二通道层以及一第三通道层，其中该第三通道层分离于该第一通道层以及该第二通道层；
形成一数据线、一第一源极、一第一漏极、一第二源极、一第二漏极、一第三源极以及一第三漏极于该栅极绝缘层上，其中该第一源极与该第一漏极重叠于该第一通道层，且该第一源极电性连接该数据线，该第二源极以及该第二漏极重叠于该第二通道层，且该第一源极与该第二源极相连，该第三源极以及该第三漏极重叠于该第三通道层，其中
该第三源极电性连接该第一共用信号线，且该第二漏极以及该第三漏极之间具有一间隙；
形成一第一像素电极以及一第二像素电极，其中该第一像素电极电性连接该第一漏极，且该第二像素电极填入该间隙且电性连接该第二漏极以及该第三漏极。
12.如权利要求11所述的像素结构的制造方法，其中该第二通道层与该第一通道层直接相连。
13.如权利要求11所述的像素结构的制造方法，还包括：
形成一第二共用信号线于该基板上，其中该第二共用信号线重叠于该第二漏极以及该第三漏极。
14.如权利要求13所述的像素结构的制造方法，其中该第一共用信号线上施加的电压介于8伏特至12伏特，且该第二共用信号线上施加的电压介于5伏特至8伏特。
15.如权利要求13所述的像素结构的制造方法，其中该扫描线、该第一共用信号线以及该第二共用信号线是于同一道图案化工艺中形成。
16.如权利要求11所述的像素结构的制造方法，其中该数据线与该第一共用信号线是于同一道图案化工艺中形成。
17.如权利要求11所述的像素结构的制造方法，还包括：
检测该数据线；以及
在检测该数据线之后，形成一绝缘层于该数据线、该第一源极、该第一漏极、该第二源极、该第二漏极、该第三源极以及该第三漏极上。
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