CN111549333B - 薄膜沉积装置及3d存储器件的制造方法 - Google Patents

薄膜沉积装置及3d存储器件的制造方法 Download PDF

Info

Publication number
CN111549333B
CN111549333B CN202010342454.2A CN202010342454A CN111549333B CN 111549333 B CN111549333 B CN 111549333B CN 202010342454 A CN202010342454 A CN 202010342454A CN 111549333 B CN111549333 B CN 111549333B
Authority
CN
China
Prior art keywords
gas
thin film
wafer
deposition apparatus
film deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010342454.2A
Other languages
English (en)
Other versions
CN111549333A (zh
Inventor
熊少游
周烽
程磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010342454.2A priority Critical patent/CN111549333B/zh
Publication of CN111549333A publication Critical patent/CN111549333A/zh
Application granted granted Critical
Publication of CN111549333B publication Critical patent/CN111549333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45519—Inert gas curtains
    • C23C16/45521—Inert gas curtains the gas, other than thermal contact gas, being introduced the rear of the substrate to flow around its periphery
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

本申请公开了薄膜沉积装置及3D存储器件的制造方法。该薄膜沉积装置包括：外壳，所述外壳围绕内部腔室；将反应气体导入所述内部腔室的第一组进气管；将背面气体导入所述内部腔室的第二组进气管；位于所述内部腔室中的加热器和多个工艺站，所述多个工艺站位于所述加热器上，其中，在所述多个工艺站中，每个工艺站包括连接至所述第一组进气管至少之一的气体喷头，以及连接至所述第二组进气管至少之一的基座，所述气体喷头用于向晶片的正面提供反应气体，所述基座用于支撑晶片以及向晶片的背面提供背面气体。该薄膜沉积装置独立调节多个工艺站的反应气体和背面气体压力，以改善多个工艺站的气压平衡控制。

Description

薄膜沉积装置及3D存储器件的制造方法
技术领域
本发明涉及半导体制造技术领域，更具体地，涉及薄膜沉积装置及3D存储器件的制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器件的制备工艺中，例如采用蚀刻多个层面的牺牲层的方法形成空腔，然后采用金属材料(例如，W)填充空腔以形成多个层面的栅极导体，从而形成栅叠层结构。由于3D存储器件的集成度的提高，用于形成栅极导体的空腔厚度也越来越小。在填充金属材料之前，可以在空腔的内壁形成粘附膜，以改善金属材料在空腔中的填充性能和提高机械强度。
在形成栅极导体的步骤中使用的薄膜沉积设备例如是多站式薄膜沉积装置，其中，采用化学气相沉积(CVD)或原子层沉积(ALD)的工艺形成薄膜。在薄膜沉积装置的工艺腔(process chamber)中设置多个工艺站(process station)，每个工艺站包括气体喷头(gas showerhead)和基座(pedestal)，采用气帘将多个工艺站彼此隔开。将多个晶片分别放置在多个工艺站的基座上，分别经由喷头通入反应气体，从而多个工艺站相对独立地在形成多个晶片上的金属膜。进一步地，经由基座的管路在晶片的背面通入背面气体(backside gas)，以阻止反应气体到达晶片的背面。
尽管多站式薄膜沉积装置可以提高生产效率和降低设备成本，然而多个工艺站的工艺参数差异使得多个工艺站的气压平衡控制非常困难。在多个工艺站内部的气压失衡导致反应气体可能到达晶片的背面形成薄膜。在多个工艺站之间的气压失衡导致可能发生反应气体的串气现象。结果，在不同工艺站的晶片上形成的金属膜质量不一致，从而导致3D存储器件的良率变差。
发明内容
本发明的目的是提供一种改进的薄膜沉积装置及3D存储器件的制造方法，其中，独立调节多个工艺站的反应气体和背面气体压力，以改善多个工艺站的气压平衡控制。
根据本发明的第一方面，提供一种薄膜沉积装置，包括：外壳，所述外壳围绕内部腔室；将反应气体导入所述内部腔室的第一组进气管；将背面气体导入所述内部腔室的第二组进气管；位于所述内部腔室中的加热器和多个工艺站，所述多个工艺站位于所述加热器上，其中，在所述多个工艺站中，每个工艺站包括连接至所述第一组进气管至少之一的气体喷头，以及连接至所述第二组进气管至少之一的基座，所述气体喷头用于向晶片的正面提供反应气体，所述基座用于支撑晶片以及向晶片的背面提供背面气体。
优选地，所述第一组进气管和所述第二组进气管中每条进气管的压力彼此独立地进行调节。
优选地，所述第一组进气管和所述第二组进气管中每条进气管的管路上分别连接有调节阀和质量流量控制器。
优选地，采用调节所述第一组进气管的反应气体压力的方式获得腔室压力，采用调节所述所述第二组进气管的背面气体压力的方式获得相对于所述腔室压力的正压，以阻止所述反应气体到达所述晶片的背面。
优选地，所述晶片悬浮在所述基座的凹部表面上方。
优选地，所述晶片采用夹持装置固定在所述基座的凹部表面上。
优选地，所述基座分别包括：承载盘，所述承载盘具有彼此相对的第一表面和第二表面；位于所述第一表面的凹部，所述凹部的表面支撑所述晶片；以及位于所述凹部周围的周边部，所述周边部相对于所述凹部突出，其中，在所述凹部的表面形成有环形槽，所述环形槽与所述第二组进气管中至少之一连通以导入所述背面气体。
优选地，所述基座还包括：位于所述承载盘内部的多个径向孔；在所述第一表面将所述环形槽与所述多个径向孔连通的多个通孔；以及在所述第二表面与所述多个径向孔连通的中间管，其中，所述中间管连接至与所述第二组进气管中至少之一相连接以导入所述背面气体。
优选地，所述中间管邻近所述加热器在导入所述背面气体的过程中对其进行加热。
优选地，所述薄膜沉积装置用于形成金属膜。
根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：在晶片上形成牺牲叠层结构，所述牺牲叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；形成贯穿所述牺牲叠层结构的多个沟道柱；在所述牺牲叠层结构中形成多个栅线缝隙；经由所述多个栅线缝隙，去除所述牺牲叠层结构中的所述多个牺牲层，从而形成空腔；以及经由所述多个栅线缝隙，在所述空腔中填充金属膜以形成多个栅极导体，从而形成栅叠层结构，其中，在填充金属膜的步骤中，在根据权利要求1所述述的薄膜沉积装置中，将多个晶片分别放置在多个工艺站中，并且独立地调节各个工艺站的反应气体和背面气体的压力。
优选地，所述第一组进气管提供参与化学反应的前驱体气体和还原气体，所述第二组进气管提供惰性气体。
优选地，所述前驱体气体包括六氟化钨，所述还原气体包括硅烷或乙硼烷，所述惰性气体包括氩气、氦气、氢气或其任何合适。
优选地，所述多个栅线缝隙将所述多个栅极导体分别隔开成与多个指状存储区相对应的多条栅线。
根据该实施例的薄膜沉积装置，每个工艺站的反应气体和背面气体的管路上分别连接有调节阀和质量流量控制器，因此，每个工艺站的反应气体压力和背面气体压力均可以独立地调节。即使多个工艺站的工艺参数存在着差异，也可以通过各自的反应气体压力和背面气体压力来建立多个工艺站的气压平衡。每个工艺站的背面气体压力均可以相对于腔室压力维持正压，从而阻止每个工艺站的反应气体到达晶片的背面形成薄膜，以及阻止不同工艺站的反应气体的串气现象。该薄膜沉积装置可以改善多个工艺站的气压平衡控制，因此可以进一步提高3D存储器件的良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出薄膜沉积系统的结构示意图。
图2示出根据本发明实施例的薄膜沉积装置的结构示意图。
图3示出图2中薄膜沉积装置多个工艺站的基座的结构示意图。
图4示出图2中薄膜沉积装置单个工艺站的基座的剖视图。
图5示出根据本发明实施例的3D存储器件的透视结构。
图6a至6h示出根据本发明实施例的3D存储器件制造方法在不同阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出薄膜沉积系统的结构示意图。
如图1所示，该薄膜沉积系统包括工艺腔1、传输腔2、以及装载腔3和4。传输腔2与工艺腔1、装载腔3和4之间经由通道彼此连接，例如在通道中设置有闸板以实现通道的开启和封闭。传输腔2中设置有晶片传送机构，例如包括多个机械臂，用于将装载腔3和4中的晶片传送至工艺腔1中。在工艺腔1中设置有加热器11以及位于加热器11上的多个工艺站20(例如，四个)。
图2示出根据本发明实施例的薄膜沉积装置的结构示意图。薄膜沉积装置100例如用作图1示薄膜沉积系统的工艺腔1。
如图2所示，薄膜沉积装置100的外壳包括侧壁12、底板13和顶板14。该外壳围绕形成内部腔室、位于内部腔室中的加热器11以及位于加热器11上的多个工艺站20。在顶板14的上方设置有法兰15，用于将多组进气管18和19固定在顶板14上。在底板13上设置有排气管16。该排气管16连接至抽气装置17。抽气装置17用于对内部腔室抽真空，例如为真空泵。
在薄膜沉积装置100的内部腔室中，采用支架将加热器11固定在底板13上。在加热器11上设置多个工艺站，分别包括基座21和气体喷头22。每个工艺站的气体喷头22与相应的一个进气管18相连接以通入反应气体，每个工艺站的基座21与相应的一个进气管19相连接以通入背面气体。在每个工艺站的进气管18的管路上设置有用于反应气体的通断控制的调节阀31和流量控制的质量流量控制器32。在每个工艺站的进气管19的管路上设置有用于背面气体的通断控制的调节阀41和流量控制的质量流量控制器42。优选地，在多个工艺站之间设置有气帘，将所述多个工艺站彼此隔开。
质量流量控制器(Mass Flow Controller，缩写为MFC)用于对于气体或者液体的质量流量进行精密测量和控制。质量流量是指单位时间里流体通过封闭管道或敞开槽有效截面的流体质量。质量流量控制器例如包括容积式流量计或差压式流量计。
在该实施例中，质量流量控制器32用于控制反应气体的流量，质量流量控制器42用于控制背面气体的流量。在根据工艺参数调节质量流量控制器32增大反应气体的流量时，独立地调节质量流量控制器42以增大背面气体的流量，使得每个工艺站的背面气体压力均可以相对于腔室压力维持正压。
在采用薄膜沉积装置100进行的薄膜沉积工艺中，将多个晶片分别放置在多个工艺站的基座上，采用加热器电源对加热器供电，从而将晶片加热至预定的温度分别，经由喷头通入反应气体。进一步地，经由基座的管路在晶片的背面通入背面气体，以阻止反应气体到达晶片的背面。该薄膜沉积装置100的多个工艺站可以相对独立地在形成多个晶片上的薄膜。
在该实施例中，根据薄膜的类型选择合适的反应气体。在采用原子层沉积形成钨膜的工艺中，采用的反应气体包括前驱气体六氟化钨WF6、还原气体硅烷SiH4或乙硼烷B2H6。因此，薄膜沉积装置100的每个工艺站20均连接有一组进气管18，分别用于提供前驱气体和反应气体。利用六氟化钨WF6与硅烷SiH或乙硼烷B2H64的反应产物的化学吸附获得钨材料实现沉积过程。
根据该实施例的薄膜沉积装置，每个工艺站的反应气体和背面气体的管路上分别连接有调节阀和质量流量控制器，因此，每个工艺站的反应气体压力和背面气体压力均可以独立地调节。即使多个工艺站的工艺参数存在着差异，也可以通过各自的反应气体压力和背面气体压力来建立多个工艺站的气压平衡。每个工艺站的背面气体压力均可以相对于腔室压力维持正压，从而阻止每个工艺站的反应气体到达晶片的背面形成薄膜，以及阻止不同工艺站的反应气体的串气现象，因此可以进一步提高3D存储器件的良率。
图3和4分别示出图2中薄膜沉积装置多个工艺站的基座的结构示意图以及单个工艺站的基座的剖视图。
如图3所示，在薄膜沉积装置100中，四个工艺站的基座21沿周向分布于加热器11上。在每个工艺站的基座21中设置有中间管221。中间管221与19相连接，从腔室外部向基座21中通入背面气体。如上所述，在每个工艺站的中间管221的管路上设置有用于背面气体的通断控制的调节阀41和流量控制的质量流量控制器42。
在该实例中，向基座21中通入的背面气体例如是惰性热气体，例如氩气、氦气、氢气或其任何合适的组合。例如，采用加热器11对基座21的中间管221部分的惰性气体进行加热，以获得惰性热气体。惰性热气体不会参与化学气相沉积过程中的化学反应，并且选择合适热导率和热容量的惰性热气体，以有利于改善晶片的温度均匀性和稳定性。
如图4所示，在每个工艺站的基座21中，承载盘(support body)211例如由铝、镍、或不锈钢之类的合适材料制成，大致为圆盘状。承载盘211的第一表面形成有用于容纳晶片的凹部212以及围绕凹部212且相对于凹部212的表面突起的周边部213。承载盘211的第二表面连接有中间管221。
在承载盘211的内部形成有从中心开始沿径向横向延伸的多个径向孔222。所述多个径向孔222在承载盘211的中心位置彼此连通，在承载盘211的侧壁开口且采用柱塞216封闭开口。所述多个径向孔222在承载盘211的中心位置与中间管221相连通。在承载盘211的凹部212中形成有环形槽214，在环形槽214与多个径向孔222交叉的位置形成有多个通孔215，将环形槽与多个径向孔222彼此连通。
在该实施例中，在采用化学气相沉积形成薄膜的步骤中，将晶片放置在基座21的凹部212中。经由进气管19将惰性气体导入薄膜沉积装置的腔室内部，经由中间管221在加热器11附近对惰性气体进行加热，以及将惰性热气体导入基座21内部的多个径向孔222中，经由多个通孔215将惰性热气体从多个径向孔222导入至环形槽214中，将惰性热气体作为晶片的背面气体。基座21的环形槽214的直径与晶片的直径大致匹配，背面气体从晶片下方的环形槽214流至薄膜沉积装置的内部腔室中。在形成薄膜的步骤中，经由基座21的环形槽214将背面气体提供至晶片的背面，并且在晶片背面保持略高于腔室压力的均匀压力，使得晶片悬浮在基座21的第一表面上。由于背面气体相于腔室压力为正压，因此，从晶片上方提供的反应气体不能到达晶片的背面，从而可以防止在晶片的边缘和背面形成薄膜。
在替代的实施例中，基座21的第一表面还可以形成有附加的夹持装置，用于夹持晶片，将晶片固定在基座21的凹部212中。在该状态上，晶片接触基座21的第一表面。由于背面气体相于腔室压力为正压，因此，从晶片上方提供的反应气体不能到达晶片的背面，从而可以防止在晶片的边缘和背面形成薄膜。
图5示出根据本发明实施例的3D存储器件的透视结构。为了清楚起见，在图5中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串，每个存储单元串包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层之间夹有隧穿介质层、电荷存储层和阻挡介质层，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层之间夹有阻挡介质层，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层例如由掺杂多晶硅组成，隧穿介质层和阻挡介质层分别由氧化物组成，例如氧化硅，电荷存储层由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层用于提供控选择晶体管和存储晶体管的沟道区，沟道层的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层可以是N型掺杂的多晶硅。
多个沟道柱110排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至晶片101，第二端经由晶片形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
在3D存储器件中，栅线缝隙161分割成多个指状(finger)存储区，每个指状存储区包括堆叠的一组栅线导体。
图6a至6h示出根据本发明实施例的3D存储器件制造方法在不同阶段的截面图。所述截面图沿着图4中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图6a所示。
在晶片101上形成层间绝缘层151和牺牲层152交替堆叠形成的牺牲叠层结构150，以及形成贯穿牺牲叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，晶片101例如是单晶硅晶片，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图6a中未示出沟道柱110的内部结构。在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层、隧穿介质层、电荷存储层和阻挡介质层，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层和阻挡介质层。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在牺牲叠层结构150中形成与多个指状(finger)存储区相对应的栅线缝隙161，如图6b所示。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在晶片101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿牺牲叠层结构150到达晶片101。
优选地，经由栅线缝隙161进行离子注入，在晶片101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与晶片101之间的接触电阻。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除牺牲叠层结构150中的牺牲层152从而形成空腔162，如图6c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在牺牲叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。牺牲叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向牺牲叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于牺牲叠层结构150中的层间绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。
优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上形成粘附膜153，如图6d所示。
在该实施例中，粘附膜153例如为采用图3所示的原子层沉积设备形成的无定形TiSiN膜。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属膜154，如图6e所示。
在该实施例中，金属膜154例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属膜154形成在粘附膜153的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属膜154在层间绝缘层151上的附着强度。粘附膜153还作为阻挡层，用于阻止在金属膜154的形成期间产生的氟可以经由粘附膜扩散至层间绝缘层中。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属膜154中重新形成栅线缝隙161，如图6f所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属膜154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与牺牲叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了牺牲叠层结构150中的牺牲层152。
进一步地，利用栅线缝隙161作为沉积物通道，采用化学气相沉积(CVD)，在栅极导体121、122和123的端部形成阻挡层125，如图6g所示。
在该实施例中，阻挡层125与栅极导体121、122和123的材料相同，例如均由钨组成。在化学气相沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是氢气H2。在化学气相沉积的步骤中，利用氢气H2还原六氟化钨WF6获得钨材料实现沉积过程。
在前驱气体为氟化物的实施例中，栅极导体121、122和123中容纳的前驱气体为氟化物，阻挡层125例如为阻氟层。
由于采用化学气相沉积形成的阻挡层125的共形覆盖特性，阻挡层125可以封闭栅极导体121、122和123邻接栅线缝隙161的端部。进一步地，可以通过控制阻挡层125的厚度来控制其产生的应力。
在替代的实施例中，可以采用原子层沉积或化学气相沉积形成的任意金属或合金或其氧化物形成阻挡层125。所述金属或合金例如是选自钨、铂、钛中的至少一种。所述氧化物例如是氧化铝。
优选地，进行回蚀刻(etch back)，去除阻挡层125位于栅线缝隙161的侧壁上的部分，并且保留阻挡层125位于栅极导体121、122和123邻接栅线缝隙161的端部的部分。例如，阻挡层125位于叠层结构120中的相邻层间绝缘层151之间，从而形成封闭栅极导体121、122和123的栓塞。
进一步地，在栅线缝隙161中形成位于其侧壁的绝缘层141以及填充其内部空间的导电通道142，如图6h所示。
导电通道142与栅极导体121、122和123之间由绝缘层141隔开，并且导电通道142与层间绝缘层151之间依次由绝缘层141、粘附膜153隔开。与沟道柱110类似，导电通道142贯穿叠层结构120。导电通道142的第一端与晶片101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道142的第一端接触晶片101中的掺杂区102，从而实现与晶片101之间的连接。
如上所述，沟道柱110经由晶片100形成共源极连接，导电通道142提供共源极连接至源极线SL的导电路径。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属膜154，如图6e所示。
在该实施例中，金属膜154例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属膜154形成在粘附膜153的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属膜154在层间绝缘层151上的附着强度。粘附膜153还作为阻挡层，用于阻止在金属膜154的形成期间产生的氟可以经由粘附膜扩散至层间绝缘层中。
在上述的实施例中，在栅线缝隙中填充金属膜的步骤中，采用图2所示的薄膜沉积装置形成金属膜。在薄膜沉积装置中，每个工艺站的反应气体和背面气体的管路上分别连接有调节阀和质量流量控制器，因此，每个工艺站的反应气体压力和背面气体压力均可以独立地调节。即使多个工艺站的工艺参数存在着差异，也可以通过各自的反应气体压力和背面气体压力来建立多个工艺站的气压平衡。每个工艺站的背面气体压力均可以相对于腔室压力维持正压，从而阻止每个工艺站的反应气体到达晶片的背面形成薄膜，以及阻止不同工艺站的反应气体的串气现象，因此可以进一步提高3D存储器件的良率。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种薄膜沉积装置，包括：
外壳，所述外壳围绕内部腔室；
将反应气体导入所述内部腔室的第一组进气管；
将背面气体导入所述内部腔室的第二组进气管；
位于所述内部腔室中的加热器和多个工艺站，所述多个工艺站位于所述加热器上，
其中，在所述多个工艺站中，每个工艺站包括连接至所述第一组进气管至少之一的气体喷头，以及连接至所述第二组进气管至少之一的基座，所述气体喷头用于向晶片的正面提供反应气体，所述基座用于支撑晶片以及向晶片的背面提供背面气体，
所述基座包括承载盘，所述承载盘具有彼此相对的第一表面和第二表面，以及位于所述承载盘的第一表面的凹部和位于所述凹部周围的周边部，所述凹部的表面支撑所述晶片，所述周边部相对于所述凹部突出，在所述凹部的表面上形成环形槽，在所述承载盘内部形成多个径向孔，在所述环形槽与所述多个径向孔交叉的位置形成有多个通孔，将所述环形槽与所述多个径向孔彼此连通，所述环形槽经由所述多个径向孔与所述第二组进气管至少之一连通以导入所述背面气体，使得所述晶片悬浮在所述承载盘的凹部表面上方，
所述第一组进气管和所述第二组进气管中每条进气管的压力彼此独立地进行调节以建立所述多个工艺站各自的气压平衡。
2.根据权利要求1所述的薄膜沉积装置，其中，所述第一组进气管和所述第二组进气管中每条进气管的管路上分别连接有调节阀和质量流量控制器。
3.根据权利要求2所述的薄膜沉积装置，其中，采用调节所述第一组进气管的反应气体压力的方式获得腔室压力，采用调节所述第二组进气管的背面气体压力的方式获得相对于所述腔室压力的正压，以阻止所述反应气体到达所述晶片的背面。
4.根据权利要求1所述的薄膜沉积装置，其中，所述基座还包括：
在所述承载盘的第二表面与所述多个径向孔连通的中间管，
其中，所述多个径向孔经由所述中间管连接至与所述第二组进气管中至少之一相连接以导入所述背面气体。
5.根据权利要求4所述的薄膜沉积装置，其中，所述中间管邻近所述加热器在导入所述背面气体的过程中对其进行加热。
6.根据权利要求1所述的薄膜沉积装置，其中，所述薄膜沉积装置用于形成金属膜。
7.一种3D存储器件的制造方法，包括：
在晶片上形成牺牲叠层结构，所述牺牲叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；
形成贯穿所述牺牲叠层结构的多个沟道柱；
在所述牺牲叠层结构中形成多个栅线缝隙；
经由所述多个栅线缝隙，去除所述牺牲叠层结构中的所述多个牺牲层，从而形成空腔；以及
经由所述多个栅线缝隙，在所述空腔中填充金属膜以形成多个栅极导体，从而形成栅叠层结构，
其中，在填充金属膜的步骤中，在根据权利要求1所述的薄膜沉积装置中，将多个晶片分别放置在多个工艺站中，并且独立地调节各个工艺站的反应气体和背面气体的压力。
8.根据权利要求7所述的制造方法，其中，所述第一组进气管提供参与化学反应的前驱体气体和还原气体，所述第二组进气管提供惰性气体。
9.根据权利要求8所述的制造方法，其中，所述前驱体气体包括六氟化钨，所述还原气体包括硅烷或乙硼烷，所述惰性气体包括氩气、氦气、氢气或其任何合适。
10.根据权利要求7所述的制造方法，其中，所述多个栅线缝隙将所述多个栅极导体分别隔开成与多个指状存储区相对应的多条栅线。
CN202010342454.2A 2020-04-27 2020-04-27 薄膜沉积装置及3d存储器件的制造方法 Active CN111549333B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010342454.2A CN111549333B (zh) 2020-04-27 2020-04-27 薄膜沉积装置及3d存储器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010342454.2A CN111549333B (zh) 2020-04-27 2020-04-27 薄膜沉积装置及3d存储器件的制造方法

Publications (2)

Publication Number Publication Date
CN111549333A CN111549333A (zh) 2020-08-18
CN111549333B true CN111549333B (zh) 2021-11-02

Family

ID=72000226

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010342454.2A Active CN111549333B (zh) 2020-04-27 2020-04-27 薄膜沉积装置及3d存储器件的制造方法

Country Status (1)

Country Link
CN (1) CN111549333B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112251733B (zh) * 2020-10-10 2022-05-20 浙江晶科能源有限公司 降低绕镀的原子层沉积制备方法及太阳能电池
CN112908902B (zh) * 2021-02-10 2024-04-09 长江存储科技有限责任公司 半导体器件处理设备及处理方法
CN113235072A (zh) * 2021-04-13 2021-08-10 拓荆科技股份有限公司 一种可用于机械手传输的托盘
CN113862647A (zh) * 2021-09-28 2021-12-31 长江存储科技有限责任公司 一种薄膜沉积设备及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494494A (en) * 1992-06-24 1996-02-27 Anelva Corporation Integrated module multi-chamber CVD processing system and its method for processing substrates
TW457524B (en) * 1999-01-18 2001-10-01 Tokyo Electron Ltd Film-forming apparatus
CN109003983A (zh) * 2018-07-19 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109461691A (zh) * 2017-09-06 2019-03-12 富士迈半导体精密工业（上海）有限公司 晶圆支撑装置
CN110438473A (zh) * 2019-09-06 2019-11-12 左然 一种化学气相沉积装置及方法
CN110753995A (zh) * 2018-03-26 2020-02-04 日本碍子株式会社 静电卡盘加热器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494494A (en) * 1992-06-24 1996-02-27 Anelva Corporation Integrated module multi-chamber CVD processing system and its method for processing substrates
TW457524B (en) * 1999-01-18 2001-10-01 Tokyo Electron Ltd Film-forming apparatus
CN109461691A (zh) * 2017-09-06 2019-03-12 富士迈半导体精密工业（上海）有限公司 晶圆支撑装置
CN110753995A (zh) * 2018-03-26 2020-02-04 日本碍子株式会社 静电卡盘加热器
CN109003983A (zh) * 2018-07-19 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110438473A (zh) * 2019-09-06 2019-11-12 左然 一种化学气相沉积装置及方法

Also Published As

Publication number Publication date
CN111549333A (zh) 2020-08-18

Similar Documents

Publication Publication Date Title
CN111549333B (zh) 薄膜沉积装置及3d存储器件的制造方法
US11621277B2 (en) Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10529737B2 (en) Accommodating imperfectly aligned memory holes
EP3651204B1 (en) Three-dimensional memory device containing non-epitaxial support pillars in the support openings
JP5252417B2 (ja) 深トレンチのドープシリコン充填のプロセスシーケンス
US20160168704A1 (en) Gas injectors
US11600634B2 (en) Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
KR102549735B1 (ko) 통합된 직접 유전체 및 금속 증착
WO2021015895A1 (en) Vertical transistor fabrication for memory applications
JP2022500872A (ja) 選択的材料除去
US11552100B2 (en) Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11840760B2 (en) Layer deposition method and layer deposition apparatus
CN111211048A (zh) 3d存储器件及粘附膜的原子层沉积方法
KR102385545B1 (ko) 가스 인젝터를 갖는 웨이퍼 처리 장치
US11220748B2 (en) Gas supply and layer deposition apparatus including the same
TW201824438A (zh) 製造半導體裝置的設備
US20220084829A1 (en) Method for fabricating semiconductor device and apparatus for processing substrate using plasma
US11377733B2 (en) Fluorine-free tungsten deposition process employing in-situ oxidation and apparatuses for effecting the same
KR102388800B1 (ko) 박막 증착 방법 및 박막 증착 장치
CN115621118A (zh) 半导体产品的制作方法及半导体加工设备
KR20200012128A (ko) 박막 증착 방법 및 박막 증착 장치
KR20240043234A (ko) 반도체 설비, 이를 이용하는 반도체 소자 제조 공정의 가스 공급 방법 및 반도체 소자의 제조 방법
CN111575677A (zh) 原子层沉积设备及3d存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant