CN111524801A - 高压场板的形成方法 - Google Patents
高压场板的形成方法 Download PDFInfo
- Publication number
- CN111524801A CN111524801A CN202010302929.5A CN202010302929A CN111524801A CN 111524801 A CN111524801 A CN 111524801A CN 202010302929 A CN202010302929 A CN 202010302929A CN 111524801 A CN111524801 A CN 111524801A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- etching
- field plate
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 67
- 238000005530 etching Methods 0.000 claims abstract description 102
- 238000001039 wet etching Methods 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000001259 photo etching Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 8
- 239000003795 chemical substances by application Substances 0.000 claims description 7
- 238000007654 immersion Methods 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Weting (AREA)
Abstract
本申请涉及半导体集成电路制造工艺,尤其涉及一种高压场板的形成方法。该方法包括:提供基底层;在基底层上形成栅氧化层;在栅氧化层上依次淀积形成第一介质层和第二介质层;进行光刻,初次定义有源区和终端区;依次刻蚀第二介质层和第一介质层,形成介质层台阶结构,在初次定义的有源区处形成介质层台阶结构的上层台阶;淀积第三介质层,使得第三介质层覆盖介质层台阶结构;刻蚀第三介质层,使得在上层台阶的侧墙底部形成刻蚀补偿结构;利用湿法刻蚀工艺,对介质层台阶结构进行各向同性刻蚀;定义场板区,在场板区中制作场板结构,使得场板结构覆盖在第一介质层的侧壁表面。该方法可以解决相关技术中形成的高压场板结构的问题。
Description
技术领域
本申请涉及半导体集成电路制造工艺,尤其涉及一种高压场板的形成方法。
背景技术
在半导体工艺中,PN结通常的制备方法是利用二氧化硅作掩模,通过离子注入等方法将杂质掺入窗口处的硅中,由于杂质的运动方向难以控制,在杂质沿着纵向深入的同时伴随着横向移动,从而使得最终形成的PN结存在曲面结。由于曲面结处的电场更大,导致器件容易在PN结曲面位置处击穿,通常,在器件上增加场板结构以提高器件的击穿电压。
相关技术中的高压场板形成方法,容易出现刻蚀后场板区表面不平滑的问题,从而使得最终形成的高压场板结构的表面不平滑,进而影响高压场板的性能。
发明内容
本申请提供了一种高压场板的形成方法,可以解决相关技术中形成的高压场板结构的问题。
一方面,本申请一种高压场板的形成方法,所述方法包括至少以下步骤:
提供基底层;
在所述基底层上形成栅氧化层;
在所述栅氧化层上依次淀积形成第一介质层和第二介质层;
进行光刻,初次定义有源区和终端区;
依次刻蚀第二介质层和第一介质层,形成介质层台阶结构,在初次定义的有源区处形成所述介质层台阶结构的上层台阶;
淀积第三介质层,使得所述第三介质层覆盖所述介质层台阶结构;
刻蚀所述第三介质层,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构;
利用湿法刻蚀工艺,对所述介质层台阶结构进行各向同性刻蚀;
定义场板区,在所述场板区中制作场板结构,使得所述场板结构覆盖在所述第一介质层的侧壁表面。
可选的,所述依次刻蚀第二介质层和第一介质层,形成介质层台阶结构,包括以下步骤:
采用干法刻蚀工艺,刻蚀去除初步定义的有源区位置处的第二介质层;
以剩余第二介质层作为介质抗反射层刻蚀第一介质层,形成介质层台阶结构。
可选的,所述刻蚀所述第三介质层,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构,包括以下步骤:
对所述第三介质层进行普遍性刻蚀,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构。
可选的,所述刻蚀补偿结构的纵切截面的形状为扇形,所述刻蚀补偿结构的表面为弧面。
可选的,所述定义场板区,在所述场板区中制作场板结构,包括以下步骤:
在所述利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀步骤完成之后的器件表面淀积多晶硅,形成多晶硅层;
进行光刻,定义出场板区;
刻蚀去除所述场板区位置处的多晶硅层,形成场板制作窗口;
在所述场板制作窗口中制作形成所述场板结构。
可选的,所述利用湿法刻蚀工艺,对所述介质层台阶结构进行各向同性刻蚀,包括以下步骤:
利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀;所述刻蚀补偿结构补偿第一介质层的侧壁,使得所述第一介质层的侧壁表面形成光滑的斜面。
可选的,所述利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀,包括以下步骤:
采用湿法刻蚀剂,对未被所述第二介质层覆盖的第一介质层和所述刻蚀补偿结构,进行各向同性的刻蚀。
可选的,所述湿法刻蚀工艺中采用的湿法刻蚀剂包括氢氟酸,刻蚀环境为湿法刻蚀剂浸没腐蚀。
可选的,所述湿法刻蚀工艺包括湿法刻蚀剂浸没腐蚀110~130s。
本申请技术方案,至少包括如下优点:刻蚀补偿结构能够填充补偿上层台阶和下层台阶之间的梯度,防止后续步骤对介质层台阶结构进行湿法刻蚀时,由于上层台阶和下层台阶交界处梯度过陡,而在此位置出现刻蚀凹面的问题。即利用湿法刻蚀工艺对第一介质层和刻蚀补偿结构进行各向同性刻蚀,以第二介质层作为刻蚀阻挡层,以刻蚀补偿结构作为补偿层,刻蚀下层台阶,最终刻蚀使得上层台阶和下层台阶之间的梯度平缓增/减,从而使得第一介质层的侧壁表面形成光滑的斜面,第一介质层310的侧壁表面形成光滑的斜面能够为后续的栅氧淀积提供良好的表面形貌,降低多晶硅栅极刻蚀的难度,使得最终形成的高压场板结构的表面平滑。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1A~图1F为采用相关技术制作高压场板过程中,各步骤完成后的断面结构示意图;
图2A~图2H为采用本申请提供的高压场板制作方法,各步骤完成后的断面结构示意图;
图3为本申请提供的高压场板制作方法的流程图。
100A.相关技术的硅衬底,200A.相关技术的栅氧化层,310A.相关技术的第一介质层,320A.相关技术的第二介质层,400A.相关技术的光刻胶,500A.相关技术的多晶硅层,600A.相关技术的场板区,100.基底层,200.栅氧化层,310.第一介质层,320.第二介质层,330.第三介质层,331.刻蚀补偿结构,400.第一次光刻的光刻胶,500.分阶处,600.多晶硅层,700.场板区,710.场板制作窗口。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1A~图1F为采用相关技术制作高压场板过程中,各步骤完成后的断面结构示意图。
在相关技术中,为了形成高压场板,通常采用的方法是:第一步,利用高温炉管在硅衬底100A表面形成一定厚度的栅氧化层200A;通过化学气相淀积(ChemicalVapourDeposition,CVD)工艺,在栅氧化层200A上依次淀积第一介质层310A和第二介质层320A;利用光刻胶400定义出有源区和终端区,干法刻蚀第二介质层320A,并以第二介质层作320A为硬质掩模层刻蚀第一介质层310A,第一步结束后形成图1A所示的结构;第二步,去除第一步中剩余的光刻胶400,第二步结束后形成图1B所示的结构;第三步,利用湿法刻蚀工艺对第一介质层310A进行刻蚀,形成图1C所示的结构;第四步,利用湿法刻蚀工艺刻蚀去除第二介质层320A,形成图1D所示的结构;第五步,沉淀多晶硅层500A,形成图1E所示的结构;第六步,利用光刻胶定义出场板区600A,刻蚀场板区600A位置处的多晶硅层500A,形成图1F所示的结构;该场板区600A位于有源区和终端区的交界处;第七步,在场板区600A中制作高压场板结构。
在进行第三步过程中,第二介质层作为阻挡层,防止第一介质层的顶部为湿法刻蚀,最终使得第一介质层形成顶部为平面,侧面为内凹弧面的结构(参见图1D);进而进行第五步,使得在第一介质层上淀积的多晶硅层的形貌继承了第一介质层表面的形貌特点,即多晶硅层的侧面也为内凹弧面;在多晶硅层在第六步刻蚀过程中,既要保证场板区位置处的多晶硅层全部被刻蚀掉,又要保证外围电路区的多晶硅层刻蚀停止在栅氧表面,而多晶硅层的形貌特征易使得场板区位置处的多晶硅层残留,使得刻蚀难度较大;另外,多晶硅层的形貌特征会使得最终形成的高压场板结构的表面不平滑,影响高压场板的性能。
图2A~图2H为采用本申请提供的高压场板制作方法,各步骤完成后的断面结构示意图。
参照图2A~图2H,和图3,本申请提供一种高压场板的形成方法,该方法至少包括以下步骤:
S1:提供硅材料的基底层100,该基底层100包括相对的上表面和下表面。
S2:在所述基底层100上形成栅氧化层200;通过高温炉管处理所述基底层100的上表面,使得所述基底层100的上表面热氧化形成栅氧化层200,所述栅氧化层200的成分为硅氧化物,其形成温度为750~1100℃,厚度为1000~5000埃。
S3:在所述栅氧化层200上依次淀积形成第一介质层310和第二介质层320;通过化学气相沉淀(CVD)工艺先在所述栅氧化层200上淀积形成第一介质层310,再通过化学气相沉淀(CVD)工艺在所述第一介质层310上淀积形成第二介质层320。示例性地,所述第一介质层310的材质包括氧化硅,所述第二介质层320的材质包括氮氧化硅;即通过化学气相沉淀(CVD)工艺先在所述栅氧化层200上淀积氧化硅,形成第一介质层310,再通过化学气相沉淀(CVD)工艺在所述第一介质层310上淀积氮氧化硅,形成第二介质层320。
S4:参照图2A,进行第一次光刻,初次定义有源区和终端区;初次定义的有源区是指未被第一次光刻后形成的光刻胶400覆盖的区域,初次定义的终端区是指由第一次光刻后形成的光刻胶400覆盖的区域。
S5:参照图2B,依次刻蚀第二介质层320和第一介质层310,形成介质层台阶结构,在初次定义的有源区处形成所述介质层台阶结构的上层台阶;其中,所述依次刻蚀第二介质层320和第一介质层310包括:首先,采用干法刻蚀工艺,刻蚀去除初步定义的有源区位置处的第二介质层320;然后,去除第一次光刻后剩余的光刻胶400,以剩余第二介质层320作为介质抗反射层,干法刻蚀第一介质层310,从而形成介质层台阶结构;需要解释的是,在以剩余第二介质层320作为介质抗反射层(DielectricAnti-ReflectionCoatingDARC),干法刻蚀第一介质层310的过程中,由于第一介质层310的刻蚀速率远大于第二介质层320的刻蚀速率,因此所述第二介质层320能够作为刻蚀第一介质层310过程中的介质抗反射层;示例性地,对氧化硅材质的第一介质层310进行干法刻蚀的刻蚀速率远大于对氮氧化硅材质的第二介质层320进行干法刻蚀的刻蚀速率。
需要解释的是,以初步定义的有源区和终端区的分界处作为所述介质层台阶结构的分阶处500,在初步定义的终端区处形成上层台阶,在初步定义的有源区处形成下层台阶。
S6:参照图2C,淀积第三介质层330,使得所述第三介质层330覆盖所述介质层台阶结构;即通过在S5结束后形成的器件表面沉淀第三介质层330,使得第三介质层330覆盖在所述上层台阶的上表面、所述上层台阶的侧墙表面、以及所述下层台阶的上表面;示例性地,所述第三介质层330的材质包括氧化硅。
S7:刻蚀所述第三介质层330,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构331;即通过光刻工艺和干法刻蚀工艺对所述第三介质层330进行普遍性刻蚀,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构331,所述上层台阶的侧墙为上层台阶与所述下层台阶的分阶处500。
示例性地,所述刻蚀补偿结构331的纵切截面的形状为扇形,所述刻蚀补偿结构331的表面为弧面,所述刻蚀补偿结构331能够填充补偿上层台阶和下层台阶之间的梯度,防止后续步骤对所述介质层台阶结构进行湿法刻蚀时,由于上层台阶和下层台阶交界处梯度过陡,而在此位置出现刻蚀凹面的问题。
S8:利用湿法刻蚀工艺,对所述介质层台阶结构进行各向同性刻蚀;即利用湿法刻蚀工艺对所述第一介质层310和所述刻蚀补偿结构331进行各向同性刻蚀;所述刻蚀补偿结构331补偿第一介质层310的侧壁,使得所述第一介质层310的侧壁表面形成光滑的斜面。
在采用湿法刻蚀剂刻蚀介质层台阶结构时,由于上层台阶的上表面覆盖有第二介质层320,因此,以所述第二介质层320作为刻蚀阻挡层,以所述刻蚀补偿结构331作为补偿层,刻蚀下层台阶,最终刻蚀使得上层台阶和下层台阶之间的梯度平缓增/减,从而使得所述第一介质层310的侧壁表面形成光滑的斜面;其中所述第一介质层310的侧壁即为刻蚀下层台阶使得上层台阶和下层台阶之间的梯度平缓增/减的位置结构。
所述湿法刻蚀工艺中采用的湿法刻蚀剂包括氢氟酸,刻蚀环境为湿法刻蚀剂浸没腐蚀。所述湿法刻蚀工艺包括湿法刻蚀剂浸没腐蚀110~130s,示例性的湿法刻蚀工艺包括湿法刻蚀剂浸没腐蚀120s。
S9:定义场板区,在所述场板区中制作场板结构,使得所述场板结构覆盖在所述第一介质层310的侧壁表面。即首先,在步骤S8完成之后形成的器件表面淀积多晶硅,形成多晶硅层600;然后进行光刻,定义出场板区700,所述场板区设于初次定义的有源区和终端区的分界处,并且所述场板区的两端分别向初次定义的有源区和终端区内延伸,从而形成了最终定义的有源区和终端区,所述最终定于的有源区和终端区分别位于所述场板区的两侧;再刻蚀去除所述场板区位置处的多晶硅层600,形成场板制作窗口710,其中所述场板制作窗口710位置即为所定义的场板区700;最后在所述场板制作窗口710中制作所述场板结构。
根据以上所述可以看出,所述刻蚀补偿结构331能够填充补偿上层台阶和下层台阶之间的梯度,防止后续步骤对所述介质层台阶结构进行湿法刻蚀时,由于上层台阶和下层台阶交界处梯度过陡,而在此位置出现刻蚀凹面的问题。即利用湿法刻蚀工艺对所述第一介质层310和所述刻蚀补偿结构331进行各向同性刻蚀,以所述第二介质层320作为刻蚀阻挡层,以所述刻蚀补偿结构331作为补偿层,刻蚀下层台阶,最终刻蚀使得上层台阶和下层台阶之间的梯度平缓增/减,从而使得所述第一介质层310的侧壁表面形成光滑的斜面,所述第一介质层310的侧壁表面形成光滑的斜面能够为后续的栅氧淀积提供良好的表面形貌,降低多晶硅栅极刻蚀的难度。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (9)
1.一种高压场板的形成方法,其特征在于,所述方法包括至少以下步骤:
提供基底层;
在所述基底层上形成栅氧化层;
在所述栅氧化层上依次淀积形成第一介质层和第二介质层;
进行光刻,初次定义有源区和终端区;
依次刻蚀第二介质层和第一介质层,形成介质层台阶结构,在初次定义的有源区处形成所述介质层台阶结构的上层台阶;
淀积第三介质层,使得所述第三介质层覆盖所述介质层台阶结构;
刻蚀所述第三介质层,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构;
利用湿法刻蚀工艺,对所述介质层台阶结构进行各向同性刻蚀;
定义场板区,在所述场板区中制作场板结构,使得所述场板结构覆盖在所述第一介质层的侧壁表面。
2.如权利要求1所述的高压场板的形成方法,其特征在于,所述依次刻蚀第二介质层和第一介质层,形成介质层台阶结构,包括以下步骤:
采用干法刻蚀工艺,刻蚀去除初步定义的有源区位置处的第二介质层;
以剩余第二介质层作为介质抗反射层刻蚀第一介质层,形成介质层台阶结构。
3.如权利要求1所述的高压场板的形成方法,其特征在于,所述刻蚀所述第三介质层,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构,包括以下步骤:
对所述第三介质层进行普遍性刻蚀,使得在所述上层台阶的侧墙底部形成刻蚀补偿结构。
4.如权利要求1或3所述的高压场板的形成方法,其特征在于,所述刻蚀补偿结构的纵切截面的形状为扇形,所述刻蚀补偿结构的表面为弧面。
5.如权利要求1所述的高压场板的形成方法,其特征在于,所述定义场板区,在所述场板区中制作场板结构,包括以下步骤:
在所述利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀步骤完成之后的器件表面淀积多晶硅,形成多晶硅层;
进行光刻,定义出场板区;
刻蚀去除所述场板区位置处的多晶硅层,形成场板制作窗口;
在所述场板制作窗口中制作形成所述场板结构。
6.如权利要求1所述的高压场板的形成方法,其特征在于,所述利用湿法刻蚀工艺,对所述介质层台阶结构进行各向同性刻蚀,包括以下步骤:
利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀;所述刻蚀补偿结构补偿第一介质层的侧壁,使得所述第一介质层的侧壁表面形成光滑的斜面。
7.如权利要求6所述的高压场板的形成方法,其特征在于,所述利用湿法刻蚀工艺对所述第一介质层和所述刻蚀补偿结构进行各向同性刻蚀,包括以下步骤:
采用湿法刻蚀剂,对未被所述第二介质层覆盖的第一介质层和所述刻蚀补偿结构,进行各向同性的刻蚀。
8.如权利要求6或7所述的高压场板的形成方法,其特征在于,所述湿法刻蚀工艺中采用的湿法刻蚀剂包括氢氟酸,刻蚀环境为湿法刻蚀剂浸没腐蚀。
9.如权利要求6或7所述的高压场板的形成方法,其特征在于,所述湿法刻蚀工艺包括湿法刻蚀剂浸没腐蚀110~130s。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010302929.5A CN111524801B (zh) | 2020-04-17 | 2020-04-17 | 高压场板的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010302929.5A CN111524801B (zh) | 2020-04-17 | 2020-04-17 | 高压场板的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111524801A true CN111524801A (zh) | 2020-08-11 |
CN111524801B CN111524801B (zh) | 2023-05-02 |
Family
ID=71901999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010302929.5A Active CN111524801B (zh) | 2020-04-17 | 2020-04-17 | 高压场板的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111524801B (zh) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104282542A (zh) * | 2013-07-08 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 解决超级结产品保护环场氧侧壁多晶硅残留的方法 |
CN106206282A (zh) * | 2015-04-29 | 2016-12-07 | 北大方正集团有限公司 | 半导体器件上形成场氧化层的制备方法 |
-
2020
- 2020-04-17 CN CN202010302929.5A patent/CN111524801B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104282542A (zh) * | 2013-07-08 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 解决超级结产品保护环场氧侧壁多晶硅残留的方法 |
CN106206282A (zh) * | 2015-04-29 | 2016-12-07 | 北大方正集团有限公司 | 半导体器件上形成场氧化层的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111524801B (zh) | 2023-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100275908B1 (ko) | 집적 회로에 트렌치 아이솔레이션을 형성하는방법 | |
US5945724A (en) | Trench isolation region for semiconductor device | |
JPH07335638A (ja) | デバイス作製プロセス | |
CN111696991B (zh) | Nord闪存及其制作方法 | |
EP0259098B1 (en) | Integrated circuits having stepped dielectric regions | |
CN111244167A (zh) | 栅极沟槽填充方法 | |
CN111524800A (zh) | 场板的制备方法 | |
CN111524801A (zh) | 高压场板的形成方法 | |
CN110854073B (zh) | 栅极的制造方法 | |
WO2017206812A1 (zh) | 沟槽栅极引出结构及其制造方法 | |
US7118975B2 (en) | Method for manufacturing a semiconductor device | |
CN111524799A (zh) | 台阶栅氧化层的制备方法和台阶栅氧化层 | |
KR20000017167A (ko) | 큰 종횡비를 갖는 홀을 제조하는 공정 | |
CN112164647B (zh) | 沟槽刻蚀的方法 | |
US20100255649A1 (en) | Methods of fabricating recessed channel metal oxide semiconductor (mos) transistors | |
US9219148B2 (en) | Semiconductor device and fabricating method thereof | |
CN114496902A (zh) | 具有tcr的sti结构的制作方法 | |
CN115566078A (zh) | 一种半导体介质层结构及制作方法 | |
CN100459075C (zh) | 半导体装置与形成栅极间隔物的方法 | |
CN113224068A (zh) | Nord闪存器件结构及其制作方法 | |
CN112736024B (zh) | 刻蚀方法 | |
CN115985768A (zh) | 高功率器件的栅极结构及其制造方法 | |
CN109243979B (zh) | 半导体功率器件及其制作方法 | |
CN114023879A (zh) | 表面粗糙的多晶硅结构的刻蚀方法 | |
CN117750769A (zh) | 闪存器件的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |