CN111512375B - 被配置用于行和列转置访问操作的转置非易失性(nv)存储器(nvm)位单元和相关数据阵列 - Google Patents

被配置用于行和列转置访问操作的转置非易失性(nv)存储器(nvm)位单元和相关数据阵列 Download PDF

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Abstract

被配置用于存储器行和列转置访问操作的转置非易失性(NV)存储器(NVM)位单元和相关数据阵列。在转置NVM数据阵列中多个转置NVM位单元可以以存储器行和列进行布置。为了促进行读取操作，转置NVM位单元包括耦合到字线的第一存取晶体管。向字线施加激活电压以激活第一存取晶体管以在行读取操作中读取存储在NVM单元电路中的存储器状态。为了促进列转置读取操作，转置NVM位单元包括耦合到转置字线的第二存取晶体管。向转置字线施加激活电压以激活第二存取晶体管以在列转置读取操作中读取存储在NVM单元电路中的存储器状态。

Description

被配置用于行和列转置访问操作的转置非易失性(NV)存储器 (NVM)位单元和相关数据阵列
相关申请的交叉引用
本申请要求于2017年12月18日提交的题为“TRANSPOSE NON-VOLATILE(NV)MEMORY(NVM)BIT CELLS AND RELATED DATA ARRAYS CONFIGURED FOR ROW AND COLUMN,TRANSPOSE ACCESS OPERATIONS”的申请号为15/845,722的美国申请的权益，其全部内容通过引用明确并入本文。
技术领域
本公开的技术总体上涉及非易失性(NV)存储器(NVM)，并且具体地涉及将NVM位单元配置用于特定读取操作。
背景技术
基于处理器的计算机系统包括用于数据存储的存储器。存在不同类型的存储器，每种类型具有某些独特特征。例如，非易失性(NV)存储器(NVM)是一种可以在基于处理器的计算机系统中使用的存储器。NVM的示例包括磁性隧道结(MTJ)随机存取存储器(RAM)(MRAM)、电阻性RAM(RRAM)、闪存和铁电RAM(FeRAM)。即使关闭电源，NVM也可以存储信息。NVM包括在NVM数据阵列中以行和列组织的多个NVM位单元。对于NVM数据阵列中的任何给定行，NVM数据阵列的每一列包括其中存储有单个数据值或位的NVM位单元。使用与包括特定NVM位单元的NVM位单元行相对应的读取和写入字线，对特定NVM位单元执行读取和写入操作。
NVM数据阵列中存储的数据可以用于多种操作。例如，人工智能(AI)应用可以将数据存储在与矩阵形式的某些行和列相对应的NVM数据阵列中，因为矩阵是AI计算的有益点积。特别地，AI计算通常涉及矩阵乘法，诸如执行一轮或多轮数学卷积以过滤图像以用于面部识别应用。作为示例，当使用存储在NVM数据阵列中的数据执行AI计算时，可以从NVM数据阵列中读出数据并且将其存储在动态RAM(DRAM)中，然后再将其读出并且存储在静态RAM中(SRAM)以进行处理。例如，图1A示出了具有存储在SRAM数据阵列100中的像素数据的示例性SRAM数据阵列100。像素数据对应于图像102，可以通过完成常规的基于行的读取操作来对图像102执行可分离的滤波器卷积。特别地，为了对图像102执行卷积，将图像102的选择部分104乘以d×d卷积矩阵106。在该示例中，图像102的部分104是由图像102的选择像素形成的矩阵。但是，与图1A中的卷积相关联的计算需要大量时间和精力。
在这点上，代替执行图1A中的卷积(即，将部分104与d×d卷积矩阵106相乘)，可以通过执行图1B所示的更简单的卷积近似来获取类似的结果。例如，图1B示出了SRAM数据阵列100，通过完成常规的基于行的读取操作来对该SRAM数据阵列100执行可分离的滤波器卷积近似以节省功率和处理时间。特别地，代替在图1A中将部分104乘以d×d卷积矩阵106，卷积近似包括将部分104乘以d×1卷积矩阵108，并且将第一乘法的乘积乘以1×d卷积矩阵110。与图1A中的卷积相比，执行图1B所示的卷积近似生成基本相似的结果，但是可以以更少的时间和更少的功耗来完成。
然而，图1B的卷积近似涉及对SRAM数据阵列100的对应列执行计算以进行d×1卷积矩阵108计算。不幸的是，尽管常规的读取操作可以以行为基础有效地读取SRAM数据阵列100(即，水平读取)，但是不能以列为基础有效地读取SRAM数据阵列100(即，垂直读取)。特别地，为了读取SRAM数据阵列100的列，必须使用单独的读取操作来读取SRAM数据阵列100的每个对应行，其中多个读取操作是耗费功率和时间的。另外，将图像102从NVM加载到SRAM数据阵列100中涉及等待时间。
发明内容
详细描述中公开的各方面包括被配置用于行和列转置访问操作的转置非易失性(NV)存储器(NVM)位单元和相关数据阵列。还公开了相关方法。在一个方面，一种转置NVM位单元包括被配置为存储存储器状态(例如，电压、电荷、磁化状态)的NVM单元电路。多个转置NVM位单元可以被包括在以存储器行和列布置的NVM数据阵列中以支持读取和写入操作。可能希望促进行访问操作和列访问操作两者作为数据阵列中的转置访问操作。在这点上，为了促进在被包括在转置NVM数据阵列中时转置NVM位单元的行读取操作，转置NVM位单元包括第一存取晶体管，该第一存取晶体管包括耦合到字线的第一栅极节点、耦合到源极线的第一源极节点、以及耦合到NVM单元电路的第一漏极节点。NVM单元电路耦合到转置位线。向字线施加激活电压以激活第一存取晶体管，以允许施加的存储在NVM单元电路中的存储器状态在存储器行读取操作中读取。然而，为了促进对同一转置NVM位单元的列转置读取操作，转置NVM位单元还包括第二存取晶体管，该第二存取晶体管包括耦合到转置字线的第二栅极节点、耦合到第一存取晶体管的第二源极节点、以及耦合到NVM单元电路的第二漏极节点。向转置字线施加激活电压以激活第二存取晶体管，以允许施加的存储在NVM单元电路中的存储器状态作为存储器列读取操作来读取。
以这种方式，分开的字线和转置字线促进了转置NVM位单元的存储器行和列转置读取操作。行和列读出放大器可以被包括在转置NVM数据阵列中，该转置NVM数据阵列包括转置NVM位单元以感测转置NVM位单元的选择存储器行和存储器列的存储器状态。例如，读取操作和转置读取操作只能在两个读取周期中执行。不需要重新格式化存储在转置NVM位单元中的数据以促进转置读取操作。转置NVM位单元还促进存储器行写入和列转置写入操作。例如，可以激活转置NVM数据阵列中的转置NVM位单元的选择存储器行或列的两个存取晶体管以进行写入操作以增加驱动电流，其中写入电压被施加到选择存储器行或列的源极线和转置位线。降低的电压可以被施加到未被选择用于写入操作的转置NVM位单元的存储器行或列的源极线和转置位线以避免这些未选择的转置NVM位单元的存储器状态被改变。这是因为，在本文中公开的一些方面，转置NVM数据阵列中的所有转置字线将具有被施加用于存储器行写入操作的激活电压，从而激活未选择的转置NVM位单元的第二存取晶体管，或者全部字线将具有被施加用于存储器列写入操作的激活电压，从而激活未选择的转置NVM位单元的第一存取晶体管。
在这点上，在一个方面，提供了转置NVM位单元，该转置NVM位单元包括NVM单元电路、第一存取晶体管和第二存取晶体管。NVM单元电路耦合到转置位线，并且被配置为存储存储器状态。第一存取晶体管包括耦合到字线的第一栅极节点、耦合到源极线的第一源极节点、耦合到NVM单元电路的第一漏极节点、以及在第一源极节点与第一漏极节点之间的第一半导体沟道。第二存取晶体管包括耦合到转置字线的第二栅极节点、耦合到第一存取晶体管的第二源极节点、耦合到NVM单元电路的第二漏极节点、以及在第二源极节点与第二漏极节点之间的第二半导体沟道。
在另一方面，提供了一种转置NVM位单元。该转置NVM位单元包括用于在NV状态下存储存储器状态的装置，该装置耦合到转置位线。该转置NVM位单元还包括第一装置，该第一装置用于在NV状态下控制源极线上的第一电压和转置位线上的第二电压在用于存储存储器状态的装置两端的耦合以引起读取电流流过用于存储存储器状态的装置。该转置NVM位单元还包括第二装置，该第二装置用于在NV状态下控制源极线上的第三电压和转置位线上的第四电压在用于存储存储器状态的装置两端的耦合以引起转置读取电流流过用于存储存储器状态的装置。
在另一方面，提供了一种转置NVM数据阵列。该转置NVM数据阵列包括被组织成多个存储器行和多个存储器列的多个转置NVM位单元。多个转置NVM位单元中的每个转置NVM位单元对应于存储器行和存储器列。每个转置NVM位单元包括耦合到转置位线并且被配置为存储存储器状态的NVM单元电路。每个转置NVM位单元还包括第一存取晶体管和第二存取晶体管。第一存取晶体管包括耦合到字线的第一栅极节点、耦合到源极线的第一源极节点、耦合到NVM单元电路的第一漏极节点、以及在第一源极节点与第一漏极节点之间的第一半导体沟道。第二存取晶体管包括耦合到转置字线的第二栅极节点、耦合到第一存取晶体管的第二源极节点、耦合到NVM单元电路的第二漏极节点、以及在第二源极节点与第二漏极节点之间的第二半导体沟道。该转置NVM数据阵列还包括多个字线、多个转置字线、多个转置位线、多个源极线、多个列读出放大器和多个行读出放大器。多个字线中的每个字线耦合到多个转置NVM位单元中的转置NVM位单元的相应存储器行中的第一存取晶体管的第一栅极节点。多个转置字线中的每个转置字线耦合到多个转置NVM位单元中的转置NVM位单元的相应存储器列中的第二存取晶体管的第二栅极节点。多个转置位线中的每个转置位线耦合到多个转置NVM位单元中的转置NVM位单元的相应存储器行中的转置NVM位单元。多个源极线中的每个源极线耦合到多个转置NVM位单元中的转置NVM位单元的相应存储器列中的转置NVM位单元。多个列读出放大器中的每个列读出放大器电耦合到多个转置NVM位单元中的转置NVM位单元的相应存储器列中的转置NVM位单元的源极线，并且被配置为响应于施加到转置NVM位单元的相应存储器列中的激活的转置NVM位单元的第一栅极节点的第一访问电压而感测激活的转置NVM位单元的存储器状态。多个行读出放大器中的每个行读出放大器电耦合到多个转置NVM位单元中的转置NVM位单元的多个转置位线中的转置位线，并且被配置为响应于施加到转置NVM位单元的相应存储器行中的激活的转置NVM位单元的第二栅极节点的第二访问电压而感测激活的转置NVM位单元的存储器状态。
在另一方面，提供了一种对转置NVM位单元执行读取操作和转置读取操作的方法。该方法包括：在存储器行读取操作中，向多个字线施加第一访问电压，多个字线中的每个字线耦合到多个NVM位单元中的NVM位单元的存储器行中的转置NVM位单元的第一栅极节点。多个NVM位单元被组织成多个存储器行和多个存储器列。每个转置NVM位单元包括NVM单元电路、第一存取晶体管和第二存取晶体管。NVM单元电路耦合到转置位线，并且被配置为存储存储器状态。第一存取晶体管包括耦合到字线的第一栅极节点、耦合到源极线的第一源极节点、耦合到NVM单元电路的第一漏极节点、以及在第一源极节点与第一漏极节点之间的第一半导体沟道。第二存取晶体管包括耦合到转置字线的第二栅极节点、耦合到第一存取晶体管的第二源极节点、耦合到NVM单元电路的第二漏极节点、以及在第二源极节点与第二漏极节点之间的第二半导体沟道。该方法还包括：向多个源极线施加第一读取电压；以及向存储器行中的多个转置位线中的转置位线施加不同于第一读取电压的第二读取电压以在存储器列中的转置NVM位单元两端提供读取电压差。
附图说明
图1A是示出示例性常规静态随机存取存储器(SRAM)数据阵列的框图，使用d×d矩阵对该SRAM数据阵列执行可分离的滤波器卷积；
图1B是示出示例性常规SRAM数据阵列的框图，通过完成常规的基于行的读取操作来对该SRAM数据阵列执行可分离的滤波器卷积近似；
图2是包括以存储器行和存储器列布置的多个转置NVM位单元的示例性转置非易失性(NV)存储器(NVM)数据阵列的图，其中转置NVM数据阵列被配置为支持存储器行读取操作和存储器列转置读取操作两者；
图3A是可以被包括在图2中的转置NVM数据阵列中的示例性转置NVM位单元的电路图，其中转置NVM位单元被配置为在行读取操作和列转置读取操作两者中被读取，其中NVM位单元是包括以底部引脚布置进行配置的磁性隧道结(MTJ)的磁阻随机存取存储器(MRAM)位单元；
图3B是被配置为在行读取操作和列转置读取操作两者中被读取的示例性转置NVM位单元的电路图，其中NVM位单元是包括以顶部引脚布置进行配置的MTJ的MRAM位单元；
图3C是示出图3A或3B中的转置NVM位单元的示例性俯视图布局的布局图；
图4A示出了对图2中的转置NVM数据阵列中的转置NVM位单元的存储器行的示例性存储器行读取操作；
图4B示出了对图2中的转置NVM数据阵列中的转置NVM位单元的存储器行的示例性存储器列转置读取操作；
图5是示出用于在图2中的转置NVM数据阵列中执行存储器行读取操作和存储器列转置读取操作的示例性存储器读取操作过程的流程图；
图6A示出了对图2中的转置NVM数据阵列中的转置NVM位单元的存储器行的示例性存储器行写入操作；
图6B示出了对图2中的转置NVM数据阵列中的转置NVM位单元的存储器行的示例性存储器列转置写入操作；
图7A是包括可以被包括在图2中的转置NVM数据阵列中的转置电阻性随机存取存储器(RRAM)位单元的另一示例性转置NVM位单元的电路图，其中转置RRAM位单元被配置为在行读取操作和列转置读取操作两者中被读取；
图7B是示出图7A中的转置RRAM位单元的示例性布局的布局图；
图8是包括以存储器行和存储器列布置的图7A中的多个转置RRAM位单元的转置NVM数据阵列；
图9A是包括可以被包括在图2中的转置NVM数据阵列中的转置闪存位单元的另一示例性转置NVM位单元的电路图，其中转置闪存位单元被配置为在行读取操作中被读取并且在列转置读取操作中被读取；
图9B是示出图9A中的转置闪存位单元的示例性布局的布局图；
图10是包括以存储器行和存储器列布置的图9A中的多个转置闪存位单元的转置NVM数据阵列；
图11A是包括可以被包括在图2中的转置NVM数据阵列中的转置铁电场效应晶体管(FeFET)存储器位单元的另一示例性转置NVM位单元的电路图，其中转置FeFET存储器位单元被配置为在行读取操作和列转置读取操作中被读取；
图11B是示出图11A中的转置FeFET存储器位单元的示例性布局的布局图；
图12是包括以存储器行和存储器列布置的图11A中的多个转置FeFET存储器位单元的转置NVM数据阵列；
图13是示例性的基于处理器的系统的框图，该系统可以包括转置NVM位单元，包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的转置NVM位单元和/或图4A-4B、6A-6B、8、10和12的转置NVM数据阵列，以支持对转置NVM位单元的存储器行和存储器列转置读取操作两者；以及
图14是包括形成在集成电路(IC)中的射频(RF)组件的示例性无线通信设备的框图，其中RF组件可以包括转置NVM位单元，包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的转置NVM位单元和/或图4A-4B、6A-6B、8、10和12的转置NVM数据阵列，以支持对转置NVM位单元的存储器行和存储器列转置读取操作两者。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
详细描述中公开的各方面包括被配置用于行和列转置访问操作的转置非易失性(NV)存储器(NVM)位单元和相关数据阵列。还公开了相关方法。在一个方面，一种转置NVM位单元包括被配置为存储存储器状态(例如，电压、电荷、磁化状态)的NVM单元电路。多个转置NVM位单元可以被包括在以存储器行和列布置的NVM数据阵列中以支持读取和写入操作。可能希望促进行访问操作和列访问操作两者作为数据阵列中的转置访问操作。在这点上，为了促进在被包括在转置NVM数据阵列中时转置NVM位单元的行读取操作，转置NVM位单元包括第一存取晶体管，该第一存取晶体管包括耦合到字线的第一栅极节点、耦合到源极线的第一源极节点、以及耦合到NVM单元电路的第一漏极节点。NVM单元电路耦合到转置位线。向字线施加激活电压以激活第一存取晶体管，以允许施加的存储在NVM单元电路中的存储器状态在存储器行读取操作中读取。然而，为了促进对同一转置NVM位单元的列转置读取操作，转置NVM位单元还包括第二存取晶体管，该第二存取晶体管包括耦合到转置字线的第二栅极节点、耦合到第一存取晶体管的第二源极节点、以及耦合到NVM单元电路的第二漏极节点。向转置字线施加激活电压以激活第二存取晶体管，以允许施加的存储在NVM单元电路中的存储器状态作为存储器列读取操作来读取。
以这种方式，分开的字线和转置字线促进了转置NVM位单元的存储器行和列转置读取操作。行和列读出放大器可以被包括在转置NVM数据阵列中，该转置NVM数据阵列包括转置NVM位单元以感测转置NVM位单元的选择存储器行和存储器列的存储器状态。例如，读取操作和转置读取操作只能在两个读取周期中执行。不需要重新格式化存储在转置NVM位单元中的数据以促进转置读取操作。转置NVM位单元还促进存储器行写入和列转置写入操作。例如，可以激活转置NVM数据阵列中的转置NVM位单元的选择存储器行或列的两个存取晶体管以进行写入操作以增加驱动电流，其中写入电压被施加到选择存储器行或列的源极线和转置位线。降低的电压可以被施加到未被选择用于写入操作的转置NVM位单元的存储器行或列的源极线和转置位线以避免这些未选择的转置NVM位单元的存储器状态被改变。这是因为，在本文中公开的一些方面，转置NVM数据阵列中的所有转置字线将具有被施加用于存储器行写入操作的激活电压，从而激活未选择的转置NVM位单元的第二存取晶体管，或者全部字线将具有被施加用于存储器列写入操作的激活电压，从而激活未选择的转置NVM位单元的第一存取晶体管。
在这点上，图2是包括以存储器行0-M(在水平X方向上示出)和存储器列0-N(在垂直Y方向上示出)组织的多个转置NVM位单元202(0)(0)-202(M)(N)的示例性转置NVM数据阵列200的图。给定存储器状态的数据可以存储在转置NVM位单元202(0)(0)-202(M)(N)中的每个中并且在功率损耗时被保留。在该示例中，大小为M+1×N+1的数据矩阵可以存储在转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(N)中。例如，在该示例中，如下面将更详细地讨论的，转置NVM位单元202(0)(0)-202(M)(N)每个包括转置NVM单元电路204(0)(0)-204(M)(N)，转置NVM单元电路204(0)(0)-204(M)(N)在该示例中是包括磁性隧道结(MTJ)的磁阻随机存取存储器(MRAM)电路。转置NVM位单元202(0)(0)-202(M)(N)被配置为支持存储器行0-M和存储器列0-N转置访问操作两者，而无需重新布置存储在转置NVM位单元202(0)(0)-202(M)(N)中的数据。如将在下面更详细地讨论的，在转置NVM数据阵列200的示例中，如果期望读取特定存储器行(例如，行M)的转置NVM位单元，则将访问电压施加到耦合到与要读取的存储器行M相对应的每个转置NVM位单元202(M)(0)-202(M)(N)的第一存取晶体管206(M)(0)-206(M)(N)的字线WL(M)以激活选择存储器行M中的转置NVM位单元202(M)(0)-202(M)(N)。在转置位线BLTr(M)与源极线SL(0)-SL(N)之间施加电压以产生电流以流过转置NVM单元电路204(M)(0)-204(M)(N)的激活的存储器行M。转置NVM单元电路204(M)(0)-204(M)(N)的电阻控制流过转置NVM单元电路204(M)(0)-204(M)(N)的电流的量以指示其存储的存储器状态。列读出放大器210(0)-210(N)设置在每个存储器列0-N中并且耦合到相应源极线SL(0)-SL(N)以感测转置NVM位单元202(M)(0)-202(M)(N)的选择存储器行0-M的存储器状态以用于存储器行M的存储器行读取操作。
然而，如下面还将更详细地讨论的，在转置NVM数据阵列200的示例中，如果期望读取转置NVM位单元202(0)(N)-202(M)(N)的特定存储器列(例如，列N)，则将访问电压施加到耦合到与要读取的存储器列N相对应的每个转置NVM位单元202(0)(N)-202(M)(N)的第二存取晶体管208(0)(N)-208(M)(N)的转置字线WLTr(N)以激活选择存储器列N中的转置NVM位单元202(0)(N)-202(M)(N)。在源极线SL(N)与转置位线BLTr(0)-BLTr(M)之间施加电压以产生电流以流过转置NVM单元电路204(0)(N)-204(M)(N)的激活的存储器列0-N。转置NVM单元电路204(0)(0)-204(M)(N)的电阻控制流过转置NVM单元电路204(0)(0)-204(M)(N)的电流的量以指示其存储的存储器状态。行读出放大器212(0)-212(M)设置在每个存储器行0-M中并且耦合到相应转置位线BLTr(0)-BLTr(M)以感测转置NVM位单元202(0)(N)-202(M)(N)的选择存储器列N的存储器状态以用于对存储器列N的存储器列进行读取操作。
因此，如下面将更详细地讨论的，可以以转置方式在存储器行0-M或存储器列0-N中访问图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(N)。然后，转置NVM数据阵列200可以表示M+1×N+1数据矩阵或转置的N+1×M+1数据矩阵，而不必读出并且重写转置NVM位单元202(0)(0)-202(M)(N)的存储器状态。例如，如果转置NVM数据阵列200被用于执行矩阵计算，则不必重新布置和重新格式化存储在转置NVM位单元202(0)(0)-202(M)(N)中的矩阵数据可以节省功率和处理时间。例如，这允许在转置NVM数据阵列200中存储器列操作跟随存储器行操作，反之亦然，以实现更快的性能。例如，卷积近似计算包括与X×1卷积矩阵相乘，并且然后将第一乘法的t乘积与转置1×X卷积矩阵相乘。因此，作为示例，图2中的转置NVM数据阵列200允许存储器行和存储器列访问而不必重新格式化存储在其中的数据的能力对于卷积近似计算可能特别有利。
图3A示出了可以被包括在图2中的转置NVM数据阵列200中的转置NVM位单元202(0)-202(M)(N)中以作为存储器行操作和存储器列操作的一部分来促进访问的转置NVM位单元202的示例。在这点上，在该示例中，转置NVM位单元202包括包括MTJ 216的MRAM电路214形式的转置NVM单元电路204。MTJ 216包括钉扎层218，该钉扎层218是具有固定或钉扎的磁化方向(即，力矩)的铁磁材料。MTJ 216还包括自由层220，该自由层220是具有允许被改变的自由磁化方向(即，力矩)的铁磁材料。电介质材料的隧道阻挡层222设置在钉扎层218与自由层220之间，以提供隧穿阻挡层以用于电子由于施加在MTJ 216两端的电压差而在钉扎层218与自由层220之间隧穿。MTJ 216的电阻随自由层220的磁化力矩而变化，并且因此可以表示不同的存储器状态。例如，自由层220可以相对于钉扎层218的磁化方向被设置为平行(P)磁化方向以表示一种存储器状态，并且可以相对于钉扎层218的磁化方向被设置为反平行(AP)磁化方向以表示另一种不同的存储器状态。对于施加在MTJ 216两端的给定电压差，可以感测流过MTJ 216的读取电流IR以确定MTJ 216的电阻，并且从而根据自由层220的磁化方向确定存储在MTJ 216中的存储器状态。
继续参考图3A，转置NVM单元电路204耦合在转置位线BLTr与相应的第一存取晶体管206的漏极节点D1和第二存取晶体管208的漏极节点D2之间。第一存取晶体管206的漏极节点D1和第二存取晶体管208的漏极节点D2电耦合在一起以形成公共漏极节点D。在该示例中，转置NVM单元电路204具有底部引脚配置，因为钉扎层218耦合到相应的第一存取晶体管206的漏极节点D1和第二存取晶体管208的漏极节点D2。第一存取晶体管206的源极节点S1和第二存取晶体管208的源极节点S2也电耦合在一起以形成公共源极节点S。源极节点S耦合到源极线SL。第一存取晶体管206的第一栅极节点G1耦合到字线WL。施加到第一栅极节点G1的电压控制设置在第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。第二存取晶体管208的第二栅极节点G2耦合到转置字线WLTr。施加到第二栅极节点G2的电压控制从第二源极节点S2到第二漏极节点D2的第二半导体沟道C2。
因此，对于非转置存储器读取操作，如果图3A中的转置NVM位单元202作为图2中的转置NVM数据阵列200中的存储器行读取操作的一部分被访问，则大于第一存取晶体管206的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。换言之，第一存取晶体管206向转置NVM位单元202提供第一端口，该第一端口可以被导通以允许电流从转置NVM单元电路204流向源极线SL。第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在转置NVM单元电路204的MTJ 216两端以根据MTJ 216的电阻来生成表示其存储器状态的读取电流IR。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变自由层220的磁化方向，否则将导致写入操作。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，源极线SL可以耦合到列读出放大器210(0)-210(N)以作为存储器行读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元202的存储器状态。如图2所示，源极线SL(0)-SL(N)耦合到给定的相应存储器列0-N中的每个转置NVM位单元202()(0)-202()(N)。
继续参考图3A，对于转置存储器读取操作，如果图3A中的转置NVM位单元202作为图2中的转置NVM数据阵列200中的存储器列读取操作的一部分被访问，则大于第二存取晶体管208的阈值电压的第一访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，第二存取晶体管208向转置NVM位单元202提供第二端口，该第二端口可以被导通以允许电流从源极线SL流向转置NVM单元电路204。通过提供第二存取晶体管208，可以根据与字线WL不同的施加到转置字线WLTr的信号来在转置NVM单元电路204两端施加电压差。再次，第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在转置NVM单元电路204的MTJ 216两端以根据MTJ 216的电阻来生成表示其存储器状态的读取电流IR。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变自由层220的磁化方向，否则将导致写入操作。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，转置位线BLTr可以耦合到行读出放大器212(0)-212(M)以作为存储器列读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元202的存储器状态。如图2所示，转置位线BLTr(0)-BLTr(M)耦合到给定的相应存储器行0-M中的每个转置NVM位单元202(0)()-202(M)(0)。
再次参考图3A，转置NVM位单元202还促进图2中的转置NVM数据阵列200中的非转置存储器行和转置存储器列写入操作。在这点上，为了对转置NVM位单元202执行存储器行写入操作，大于第一存取晶体管206的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。大于第二存取晶体管208的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，在该示例中，第一存取晶体管206和第二存取晶体管208均被导通。第一写入电压VW1被施加到源极线SL以用于反平行(AP)状态写入。不同于第一写入电压VW1的第二写入电压VW2被施加到转置位线BLTr以在公共源极线SL与转置位线BLTr之间提供写入电压差以用于并行状态(P)状态写入。提供第一写入电压VW1和第二写入电压VW2使得对于读取操作，写入电压差高于读取电压差，以允许针对写入操作改变自由层220的磁化方向。这导致写入电流IW流过转置NVM单元电路204以改变自由层220的磁化方向。写入电流IW的方向控制自由层220是变为从钉扎层218的平行(P)还是反平行(AP)磁化方向以表示逻辑“0”和“1”的不同存储器状态。写入电流IW的方向由施加到源极线SL和转置位线BLTr的写入电压VW1、VW2控制。注意，第一存取晶体管206和第二存取晶体管208都不必被激活以执行写入操作。然而，激活第一存取晶体管206和第二存取晶体管208两者可以增加用于执行写入操作的写入电流IW。
图3B是类似于图3A中的转置NVM位单元202的另一示例性转置NVM位单元202A的电路图，但是在顶部引脚配置中具有转置NVM单元电路204A的MRAM电路214A的MTJ 216A。在这种配置中，MTJ 216A的自由层220电耦合到第一存取晶体管206的漏极节点D1和第二存取晶体管208的漏极节点D2。在图3A中的转置NVM位单元202A与转置NVM位单元202之间共享的所有其他组件用共同的元件编号示出，并且因此不再重新描述。针对图3B中的转置NVM位单元202A的存储器读取和写入操作的操作如针对图3A中的转置NVM位单元202所描述的。
图3C是示出图3A或3B中的转置NVM位单元202、202A的示例性俯视图布局的布局图，其中第一存取晶体管206和第二存取晶体管208被提供作为鳍式场效应晶体管(FinFET)。在这点上，字线WL设置在第一金属栅极层中，并且其纵向轴线A1设置在第一方向(Z轴的方向)上，其中字线WL电耦合到第一存取晶体管206的第一栅极节点G1。第一栅极节点G1由围绕第一存取晶体管206的第一鳍部F1的字线WL的环绕接触形成。第一鳍部F1是在X轴方向上沿着基本正交于第一纵向轴线A1的纵向轴线A3设置的半导体材料，并且在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。字线WL被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。转置字线WLTr也设置在第一金属栅极层中并且其纵向轴线A1设置在第一方向上并且基本平行于纵向轴线A1，其中转置字线WLTr电耦合到第二存取晶体管208的第二栅极节点G2。转置字线WLTr被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。第二栅极节点G2由围绕第二存取晶体管208的第二鳍部F2的转置字线WLTr的环绕接触形成。第二鳍部F2是沿着基本正交于第一纵向轴线A1的纵向轴线A4设置的半导体材料，其在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。源极线SL设置在第二金属层中，并且其纵向轴线A5基本平行于纵向轴线A1，其中源极线SL电耦合到第一存取晶体管206的第一源极节点S1和第二存取晶体管208的第二源极节点S2。转置位线BLTr设置在第三金属层中，并且其纵向轴线A6基本平行于第一纵向轴线A1，其中转置位线BLTr电耦合到MTJ 216、216A并且连接到第一漏极节点D1和第二漏极节点D2。鳍部F1、F2可以设置在虚设鳍部FD的每一侧，该虚设鳍部FD沿着基本平行于鳍部F1、F2的纵向轴线A3、A4的纵向轴线A7设置。
为了解释关于图3A-3C中的转置NVM位单元202、202A如何促进图2中的转置NVM数据阵列200中的非转置和转置存储器读取操作的更多细节，提供了图4A和4B。图4A示出了对图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(0)(N)的存储器行0的示例性存储器行读取操作。图4B示出了对图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(0)的存储器列0的示例性存储器列转置读取操作。图4A和4B之间的共同元件以及图2中的转置NVM数据阵列200以及图3A和3B中的转置NVM位单元202、202A用共同的元件编号示出。
在这点上，参考图4A，示出了对存储器行0中的转置NVM位单元202(0)(0)-202(0)(N)执行存储器行读取操作。第一访问电压Vdd被施加到字线WL(0)以施加到转置NVM位单元202(0)(0)-202(0)(N)的第一存取晶体管206(0)(0)和第二存取晶体管208(0)(N)的第一栅极节点。第一读取电压VR1被施加到耦合到存储器行0中的相应转置NVM位单元202(0)(0)-202(0)(N)的源极线SL(0)-SL(N)。不同于第一读取电压VR1的第二读取电压VR2被施加到存储器行0中的转置位线BLTr(0)以在源极线SL(0)-SL(N)与转置位线BLTr(0)之间提供读取电压差。在该示例中，第一读取电压VR1为0伏(V)或接地，并且第二读取电压VR2为高于第一读取电压VR1的正电压。这导致电压差被施加在存储器行0中的转置NVM单元电路204(0)(0)-204(0)(N)两端以根据相应转置NVM单元电路204(0)(0)-204(0)(N)的电阻来生成表示其相应存储器状态的读取电流IR(0)-IR(N)。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变转置NVM单元电路204(0)(0)-204(0)(N)的磁化状态。读取电流IR(0)-IR(N)的方向取决于从源极线SL(0)-SL(N)施加到转置位线BLTr(0)的电压差是正还是负电压。在图4A的示例中，读取电流IR(0)-IR(N)流向列读出放大器210(0)-210(N)以感测存储器行0中的相应转置NVM单元电路204(0)(0)-204(0)(N)的存储器状态。读取电流IR(0)-IR(N)与参考电流ref(0)-ref(N)进行比较。例如，参考电流ref(0)-ref(N)可以被提供作为在NVM位单元(未示出)的AP磁化状态电阻(Rap)和P磁化状态电阻(Rp)的中间的模拟电阻。列读出放大器210(0)-210(N)每个被配置为根据相应读取电流IR(0)-IR(N)流与参考电流ref(0)-ref(N)之间的差来提供输出400(0)-400(N)以指示存储器行0中的转置NVM单元电路204(0)(0)-204(0)(N)的存储器状态。注意，在该示例中，字线零电压(0V)被施加到存储器行1-M中的字线WL(1)-WL(M)作为施加到转置位线BLTr(1)-BLTr(M)的零电压(0V)使得不会从存储器行1-M向列读出放大器210(0)-210(N)生成读取电流以避免同时选择多个存储器行0-M的数据冲突。
在这点上，参考图4A，示出了对存储器行0中的转置NVM位单元202(0)(0)-202(0)(N)执行存储器行读取操作。第一访问电压Vdd被施加到字线WL(0)以施加到转置NVM位单元202(0)(0)-202(0)(N)的第一存取晶体管206(0)(0)、206(0)(N)的第一栅极节点。转置NVM位单元202(0)(0)-202(0)(N)的第二存取晶体管208(0)(0)-208(0)(N)未被激活。第一读取电压VR1被施加到耦合到存储器行0中的相应转置NVM位单元202(0)(0)-202(0)(N)的源极线SL(0)-SL(N)。不同于第一读取电压VR1的第二读取电压VR2被施加到存储器行0中的转置位线BLTr(0)以在源极线SL(0)-SL(N)与转置位线BLTr(0)之间提供读取电压差。在该示例中，第一读取电压VR1为0伏(V)或接地，并且第二读取电压VR2为高于第一读取电压VR1的正电压。这导致电压差被施加在存储器行0中的转置NVM单元电路204(0)(0)-204(0)(N)两端以根据相应转置NVM单元电路204(0)(0)-204(0)(N)的电阻来生成表示其存储器状态的读取电流IR(0)-IR(N)。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变转置NVM单元电路204(0)(0)-204(0)(N)的磁化状态。读取电流IR(0)-IR(N)的方向取决于从源极线SL(0)-SL(N)施加到转置位线BLTr(0)的电压差是正还是负电压。在图4A的示例中，读取电流IR(0)-IR(N)流向列读出放大器210(0)-210(N)以感测存储器行0中的相应转置NVM单元电路204(0)(0)-204(0)(N)的存储器状态。读取电流IR(0)-IR(N)与参考电流ref(0)-ref(N)进行比较。例如，参考电流ref(0)-ref(N)可以被提供作为在NVM位单元(未示出)的AP磁化状态电阻(Rap)和P磁化状态电阻(Rp)的中间的模拟电阻。列读出放大器210(0)-210(N)每个被配置为根据相应读取电流IR(0)-IR(N)与参考电流ref(0)-ref(N)之间的差来提供输出400(0)-400(N)以指示存储器行0中的转置NVM单元电路204(0)(0)-204(0)(N)的存储器状态。注意，在该示例中，相同的字线零电压(0V)被施加到存储器行1-M中的字线WL(1)-WL(M)作为施加到转置位线BLTr(1)-BLTr(M)的零电压(0V)使得不会从存储器行1-M向列读出放大器210(0)-210(N)生成读取电流以避免同时选择多个存储器行0-M的数据冲突。
在图4B中，示出了对存储器列0中的转置NVM位单元202(0)(0)-202(M)(0)执行转置存储器列读取操作。第一访问电压Vdd被施加到转置字线WLTr(0)以施加到转置NVM位单元202(0)(0)-202(M)(0)的第二存取晶体管208(0)(0)、208(M)(0)的第二栅极节点。转置NVM位单元202(0)(0)-202(M)(0)的第一存取晶体管206(0)(0)-206(M)(0)未被激活。第一读取电压VR1被施加到耦合到存储器列0中的相应转置NVM位单元202(0)(0)-202(M)(0)的源极线SL(0)。不同于第一读取电压VR1的第二读取电压VR2被施加到存储器行0-M中的转置位线BLTr(0)-BLTr(M)以在源极线SL(0)与转置位线BLTr(0)-BLTr(M)之间提供读取电压差。在该示例中，第一读取电压VR1是高于为0伏(V)或接地的第二读取电压VR2的正电压。这导致电压差被施加在存储器列0中的转置NVM单元电路204(0)(0)-204(M)(0)两端以根据相应转置NVM单元电路204(0)(0)-204(M)(0)的电阻来生成表示其相应存储器状态的转置读取电流IR-TR。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变转置NVM单元电路204(0)(0)-204(M)(0)的磁化状态。转置读取电流IR-TR的方向取决于从源极线SL(0)施加到转置位线BLTr(0)-BLTr(M)的电压差是正还是负电压。在图4B的示例中，转置读取电流IR-TR流向行读出放大器212(0)-212(M)以感测存储器列0中的相应转置NVM单元电路204(0)(0)-204(M)(0)的存储器状态。转置读取电流IR-TR与转置参考电流Tref(0)-Tref(M)进行比较。例如，转置参考电流Tref(0)-Tref(M)可以被提供作为在NVM位单元(未示出)的AP磁化状态电阻(Rap)和P磁化状态电阻(Rp)的中间的模拟电阻。行读出放大器212(0)-212(M)每个被配置为根据相应转置读取电流IR-TR与转置参考电流Tref(0)-Tref(M)之间的差来提供输出402(0)-402(M)以指示存储器列0中的转置NVM单元电路204(0)(0)-204(M)(0)的存储器状态。注意，在该示例中，相同的零电压(0V)被施加到存储器列1-中的转置字线WLTr(1)-WLTr(N)作为施加到转置位线BLTr(0)-BLTr(M)的电压VR2的零电压(0V)使得不会从存储器列1-N向行读出放大器212(0)-212(M)生成读取电流以避免同时选择多个存储器列0-N的数据冲突。
图5是流程图500，其示出了分别根据图4A和4B中提供的示例的用于在图2中的转置NVM数据阵列200中执行存储器行读取操作和存储器列转置读取操作的示例性读取操作过程。在这点上，存储器行读取操作502涉及向转置NVM数据阵列200中的多个字线WL(0)-WL(M)施加第一访问电压(框506)。存储器行读取操作502还涉及向多个源极线SL(0)-SL(N)施加第一读取电压VR1(框508)。存储器行读取操作502还涉及向存储器行0-M中的转置位线BLTr(0)-BLTr(M)施加不同于第一读取电压VR1的第二读取电压VR2以在存储器行0-M中的转置NVM位单元202(0)()-202(M)()两端提供读取电压差(框510)。存储器列转置读取操作504涉及向多个转置字线WLTr(0)-WLTr(N)施加第二访问电压(框512)。存储器列转置读取操作504还涉及向多个源极线SL(0)-SL(N)施加第一读取电压VR1(框514)。存储器列转置读取操作504还涉及向存储器列0-N中的转置位线BLTr(0)-BLTr(M)施加不同于第一读取电压(VR1)的第二读取电压(VR2)以在存储器列0-N中的转置NVM位单元202()(0)-202()(N)两端提供读取电压差(框516)。
为了进一步说明图2中的转置NVM数据阵列200中的存储器行和列写入操作，提供了图6A和6B。图6A示出了对转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(0)(N)的存储器行0的示例性存储器行写入操作。在这点上，为了执行对存储器行0中的转置NVM位单元202(0)(0)-202(0)(N)的存储器行写入操作，大于第一存取晶体管206(0)(0)-206(0)(N)的阈值电压的第一访问电压Vdd被施加到字线WL(0)以激活第一存取晶体管206(0)(0)-206(0)(N)。大于第二存取晶体管208(0)(0)-208(0)(N)的阈值电压的第二访问电压Vdd被施加到转置字线WLTr(0)-WLTr(N)以激活第二存取晶体管208(0)(0)-208(0)(N)。第一写入电压VW1(0)-VW1(N)被施加到相应源极线SL(0)-SL(N)。不同于第一写入电压VW1(0)-VW1(N)的第二写入电压VW2(0)被施加到转置位线BLTr(0)以在源极线SL(0)-SL(N)与转置位线BLTr(0)之间提供写入电压差。提供第一写入电压VW1(0)-VW1(N)和第二写入电压VW2(0)使得对于读取操作，写入电压差高于读取电压差，以允许针对写入操作改变存储器行0中的转置NVM位单元202(0)(0)-202(0)(N)的磁化状态。注意，第二写入电压VW2(1)-VW2(M)(例如，等于或小于电压Vdd的1/2)被提供给转置位线BLTr(1)-BLTr(M)使得电流不足以对存储器行1-M中的转置NVM位单元202(1)(0)-202(M)(N)进行写入，因为施加到源极线SL(0)-SL(N)的第一写入电压VW1(0)-VW1(N)可能导致电流以未知方式流动，而没有控制转置位线BLTr(1)-BLTr(M)上的第二写入电压VW2(1)-VW2(M)。所施加的第一写入电压VW1(0)-VW1(N)和第二写入电压VW2(0)导致写入电流IW1(0)-IW1(N)流过转置NVM单元电路204(0)(0)-204(0)(N)以改变磁化状态。写入电流IW1(0)-IW1(N)、IW2(0)-IW2(N)的方向控制存储器状态被写为逻辑“0”还是“1”。写入电流IW1(0)-IW1(N)、IW2(0)-IW2(N)的方向由施加到源极线SL(0)-SL(N)和转置位线BLTr(0)的第一写入电压VW1(0)-VW1(N)和第二写入电压VW2(0)控制。注意，存储器行0中的第一存取晶体管206(0)(0)-206(0)(N)或第二存取晶体管208(0)(0)-208(0)(N)都不必被激活以执行写入操作。然而，激活存储器行0中的第一存取晶体管206(0)(0)-206(0)(N)和第二存取晶体管208(0)(0)-208(0)(N)两者可以增加执行写入操作的写入电流IW1(0)-IW1(N)、IW2(0)-IW2(N)。
图6B示出了对转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(0)的存储器列0的示例性存储器列写入操作。在这点上，为了对存储器列0中的转置NVM位单元202(0)(0)-202(M)(0)执行存储器列写入操作，大于第一存取晶体管206(0)(0)-206(M)(0)的阈值电压的第一访问电压Vdd被施加到字线WL(0)以激活第一存取晶体管206(0)(0)-206(M)(0)。大于第二存取晶体管208(0)(0)-208(M)(0)的阈值电压的第二访问电压Vdd被施加到转置字线WLTr(0)以激活第二存取晶体管208(0)(0)-208(M)(0)。第一写入电压VW1(0)被施加到源极线SL(0)。不同于第一写入电压VW1(0)的第二写入电压VW2(1)-VW2(M)被施加到转置位线BLTr(0)-BLTr(M)以在源极线SL(0)与转置位线BLTr(0)-BLTr(M)之间提供写入电压差。提供第一写入电压VW1(0)和第二写入电压VW2(0)-VW2(M)使得对于读取操作，写入电压差高于读取电压差，以允许针对写入操作改变存储器列0中的转置NVM位单元202(0)(0)-202(M)(0)的磁化状态。注意，第一写入电压VW1(0)-VW1(N)(例如，等于或小于电压Vdd的1/2)被提供给源极线SL(1)-SL(N)使得电流不足以对存储器列1-N中的转置NVM位单元202(0)(1)-202(M)(N)进行写入，因为施加到转置位线BLTr(0)-BLTr(M)的第二写入电压VW2(1)-VW2(M)可能导致电流以未知方式流动，而没有控制源极线SL(1)-SL(N)上的第一写入电压VW1(0)-VW1(N)。所施加的第一写入电压VW1(0)和第二写入电压VW2(0)-VW2(M)导致写入电流IW1(0)-IW1(M)、IW2(0)-IW2(M)流过转置NVM单元电路204(0)(0)-204(M)(0)以控制其磁化状态。写入电流IW1(0)-IW1(M)、IW2(0)-IW2(M)的方向控制存储器状态被写为逻辑“0”还是“1”。写入电流IW1(0)-IW1(M)的方向由施加到源极线SL(0)和转置位线BLTr(0)-BLTr(M)的第一写入电压VW1(0)和第二写入电压VW2(0)-VW2(M)控制。注意，存储器列0中的第一存取晶体管206(0)(0)-206(M)(0)或第二存取晶体管208(0)(0)-208(M)(0)都不必被激活以执行写入操作。但是，激活存储器列0中的第一存取晶体管206(0)(0)-206(M)(0)和第二存取晶体管208(0)(0)-208(M)(0)两者可以增加执行写入操作的写入电流IW1(0)-IW1(M)、IW2(0)-IW2(M)。
图7A示出了可以被包括在图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(N)中以促进作为存储器行操作和存储器列操作的一部分而进行的访问的转置NVM位单元702的另一示例。在这点上，在该示例中，转置NVM位单元702包括包括RRAM电路716的MRAM电路714形式的NVM单元电路704。RRAM电路716包括忆阻器718。忆阻器718的电阻可以因电介质固态材料而改变。对于施加在忆阻器718两端的给定电压差，可以感测流过忆阻器718的读取电流IR，以确定RRAM电路716的电阻，并且因此根据忆阻器718的电阻来确定存储在RRAM电路716中的存储器状态。
继续参考图7A，NVM单元电路704耦合在转置位线BLTr与相应的第一存取晶体管706的漏极节点D1和第二存取晶体管708的漏极节点D2之间。第一存取晶体管706的漏极节点D1和第二存取晶体管708的漏极节点D2电耦合在一起以形成公共漏极节点D。第一存取晶体管706的源极节点S1和第二存取晶体管708的源极节点S2也电耦合在一起以形成公共源极节点S。源极节点S耦合到源极线SL。第一存取晶体管706的第一栅极节点G1耦合到字线WL。施加到第一栅极节点G1的电压控制设置在第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。第二存取晶体管708的第二栅极节点G2耦合到转置字线WLTr。施加到第二栅极节点G2的电压控制从第二源极节点S2到第二漏极节点D2的第二半导体沟道C2。
因此，对于非转置存储器读取操作，如果图7A中的转置NVM位单元702作为图2中的转置NVM数据阵列200中的存储器行读取操作的一部分被访问，则大于第一存取晶体管706的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。换言之，第一存取晶体管706向转置NVM位单元702提供第一端口，该第一端口可以被导通以允许电流从源极线SL流向NVM单元电路704。第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在NVM单元电路704的RRAM电路716两端以根据RRAM电路716的表示其存储器状态的电阻来生成读取电流IR。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变忆阻器718的电阻，否则将导致写入操作。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，源极线SL可以耦合到列读出放大器210(0)-210(N)以作为存储器列读取操作的一部分来感测读取电流IR以感测转置NVM位单元702的存储器状态。
继续参考图7A，对于转置存储器读取操作，如果图7A中的转置NVM位单元702作为图2中的转置NVM数据阵列200中的存储器列读取操作的一部分被访问，则大于第二存取晶体管708的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，第二存取晶体管708向转置NVM位单元702提供第二端口，该第二端口可以被导通以允许电流从源极线SL流向NVM单元电路704。通过提供第二存取晶体管708，可以根据与字线WL不同的施加到转置字线WLTr的信号来在NVM单元电路704两端施加电压差。再次，第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在NVM单元电路704的RRAM电路716两端以根据忆阻器718的表示其存储器状态的电阻来生成读取电流IR。提供第一读取电压VR1和第二读取电压VR2使得读取电压差不足够高以改变忆阻器718的电阻，否则将导致写入操作。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，转置位线BLTr可以耦合到行读出放大器212(0)-212(M)以作为存储器列读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元702的存储器状态。如图2所示，转置位线BLTr(0)-BLTr(M)耦合到给定的相应存储器行0-M中的每个转置NVM位单元202(0)()-202(M)(0)。
再次参考图7A，转置NVM位单元702还促进图2中的转置NVM数据阵列200中的非转置存储器行和转置存储器列写入操作。在这点上，为了对转置NVM位单元702执行行写入操作，大于第一存取晶体管706的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。大于第二存取晶体管708的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，在该示例中，第一存取晶体管706和第二存取晶体管708均被导通。第一写入电压VW1被施加到源极线SL。不同于第一写入电压VW1的第二写入电压VW2被施加到转置位线BLTr以在公共源极线SL与转置位线BLTr之间提供写入电压差。提供第一写入电压VW1和第二写入电压VW2使得对于读取操作，写入电压差高于读取电压差，以允许针对写入操作改变忆阻器718的电阻。这导致写入电流IW流过NVM单元电路704以改变忆阻器718的电阻。写入电流IW的方向由施加到源极线SL和转置位线BLTr的写入电压VW1、VW2控制。注意，第一存取晶体管706或第二存取晶体管708都不必被激活以执行写入操作。然而，激活第一存取晶体管706和第二存取晶体管708两者可以增加用于执行写入操作的写入电流IW。
图7B是示出图7A中的转置NVM位单元702的示例性俯视图布局的布局图，其中第一存取晶体管706和第二存取晶体管708被提供作为FinFET。在这点上，字线WL设置在第一金属栅极层中，并且其纵向轴线A1设置在第一方向(Z轴的方向)上，其中字线WL电耦合到第一存取晶体管706的第一栅极节点G1。第一栅极节点G1由围绕第一存取晶体管706的第一鳍部F1的字线WL的环绕接触形成。第一鳍部F1是在X轴方向上沿着基本正交于第一纵向轴线A1的纵向轴线A3设置的半导体材料，并且在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。字线WL被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。转置字线WLTr也设置在第一金属栅极层中并且其纵向轴线A2设置在第一方向上并且基本平行于纵向轴线A1，其中转置字线WLTr电耦合到第二存取晶体管708的第二栅极节点G2。转置字线WLTr被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。第二栅极节点G2由围绕第二存取晶体管708的第二鳍部F2的转置字线WLTr的环绕接触形成。第二鳍部F2是沿着基本正交于第一纵向轴线A1的纵向轴线A4设置的半导体材料，其在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。源极线SL设置在第二金属层中，并且其纵向轴线A5基本平行于纵向轴线A1，其中源极线SL电耦合到第一存取晶体管706的第一源极节点S1和第二存取晶体管708的第二源极节点S2。转置位线BLTr设置在第三金属层中，并且其纵向轴线A6基本平行于第一纵向轴线A1，其中转置位线BLTr电耦合到RRAM电路716并且连接到第一漏极节点D1和第二漏极节点D2。鳍部F1、F2可以设置在虚设鳍部FD的每一侧，该虚设鳍部FD沿着基本平行于鳍部F1、F2的纵向轴线A3、A4的纵向轴线A7设置。
图8是包括以存储器行和存储器列布置的图7A中的多个转置NVM位单元702的转置NVM数据阵列200(1)。存储器行和列转置读取操作以及存储器行和列转置写入操作可以如图4A-4B和6A-6B中所述执行，并且因此将不再重复。图8中的转置NVM数据阵列200(1)与图2、4A-4B和6A-6B中的转置NVM数据阵列200之间的公共元件以公共元件编号示出。
图9A示出了可以被包括在图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(N)中以促进作为存储器行操作和存储器列操作的一部分而进行的访问的转置NVM位单元902的另一示例。在这点上，在该示例中，转置NVM位单元902包括闪存电路914形式的NVM单元电路904。闪存电路914包括第二存取晶体管908，第二存取晶体管908包括第二栅极节点G2，第二栅极节点G2包括控制栅极。第二存取晶体管908还包括设置在第二栅极节点G2与第二半导体沟道C2之间的浮置栅极或电荷陷阱栅极918。NVM单元电路904耦合在转置位线BLTr与第一存取晶体管906的第一漏极节点D1之间。第一存取晶体管906的第一漏极节点D1耦合到闪存电路914的第二源极节点S2。闪存电路914的第二漏极节点D2耦合到转置位线BLTr。第一存取晶体管906的第一源极节点S1也电耦合到源极线SL。第一存取晶体管906的第一栅极节点G1耦合到字线WL。施加到第一栅极节点G1的电压控制设置在第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。闪存电路914的第二栅极节点G2耦合到转置字线WLTr。施加到第二栅极节点G2的电压控制从第二源极节点S2到第二漏极节点D2的第二半导体沟道C2。
因此，对于非转置存储器读取操作，如果图9A中的转置NVM位单元902作为图2中的转置NVM数据阵列200中的存储器行读取操作的一部分被访问，则大于第一存取晶体管906的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。换言之，第一存取晶体管906向转置NVM位单元902提供第一端口，该第一端口可以被导通以允许电流从源极线SL流向NVM单元电路904。第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在NVM单元电路904的闪存电路914两端以生成读取电流IR。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，源极线SL可以耦合到列读出放大器210(0)-210(N)以作为存储器列读取操作的一部分来感测读取电流IR以感测转置NVM位单元902的存储器状态。
继续参考图9A，对于转置存储器读取操作，如果图9A中的转置NVM位单元902作为图2中的转置NVM数据阵列200中的存储器列读取操作的一部分被访问，则大于第二存取晶体管908的阈值电压的第一访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，第二存取晶体管908向转置NVM位单元902提供第二端口，该第二端口可以被导通以允许电流从源极线SL流向NVM单元电路904。通过提供第二存取晶体管908，可以根据与字线WL不同的施加到转置字线WLTr的信号来在NVM单元电路904两端施加电压差。再次，第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，转置位线BLTr可以耦合到行读出放大器212(0)-212(M)以作为存储器行读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元902的存储器状态。
再次参考图9A，转置NVM位单元902还促进图2中的转置NVM数据阵列200中的非转置存储器行和转置存储器列写入操作。在这点上，为了对转置NVM位单元902执行行写入操作，大于第一存取晶体管906的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。大于第二存取晶体管908的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，在该示例中，第一存取晶体管906和第二存取晶体管908均被导通。第一写入电压VW1被施加到源极线SL。不同于第一写入电压VW1的第二写入电压VW2被施加到转置位线BLTr以在公共源极线SL与转置位线BLTr之间提供写入电压差。写入电流IW的方向由施加到源极线SL和转置位线BLTr的写入电压VW1、VW2控制。注意，第一存取晶体管906和第二存取晶体管908都不必被激活以执行写入操作。然而，激活第一存取晶体管906和第二存取晶体管908两者可以增加用于执行写入操作的写入电流IW。
图9B是示出图9A中的转置NVM位单元902的示例性俯视图布局的布局图，其中第一存取晶体管906和第二存取晶体管908被提供作为FinFET。在这点上，字线WL设置在第一金属栅极层中，并且其纵向轴线A1设置在第一方向(Z轴的方向)上，其中字线WL电耦合到第一存取晶体管906的第一栅极节点G1。第一栅极节点G1由围绕第一存取晶体管906的第一鳍部F1的字线WL的环绕接触形成。第一鳍部F1是在X轴方向上沿着基本正交于第一纵向轴线A1的纵向轴线A3设置的半导体材料，并且在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。字线WL被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。转置字线WLTr也设置在第一金属栅极层中并且其纵向轴线A2设置在第一方向上并且基本平行于纵向轴线A1，其中转置字线WLTr电耦合到第二存取晶体管908的第二栅极节点G2。转置字线WLTr被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。第二栅极节点G2由围绕第二存取晶体管908的第二鳍部F2的转置字线WLTr的环绕接触形成。第二鳍部F2是沿着基本正交于第一纵向轴线A1的纵向轴线A4设置的半导体材料，其在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。源极线SL设置在第二金属层中，并且其纵向轴线A5基本平行于纵向轴线A1，其中源极线SL电耦合到第一存取晶体管906的第一源极节点S1和第二存取晶体管208的第二源极节点S2。转置位线BLTr设置在第三金属层中，并且其纵向轴线A6基本平行于第一纵向轴线A1，其中转置位线BLTr电耦合到第一漏极节点D1和第二漏极D2。鳍部F1、F2可以设置在虚设鳍部FD的每一侧，该虚设鳍部FD沿着基本平行于鳍部F1、F2的纵向轴线A3、A4的纵向轴线A7设置。
图10是包括以存储器行和存储器列布置的图9A中的多个转置NVM位单元902的转置NVM数据阵列200(2)。存储器行和列转置读取操作以及存储器行和列转置写入操作可以如图4A-4B和6A-6B中所述执行，并且因此将不再重复。图10中的转置NVM数据阵列200(2)与图2、4A-4B和6A-6B中的转置NVM数据阵列200之间的公共元件以公共元件编号示出。
图11A示出了可以被包括在图2中的转置NVM数据阵列200中的转置NVM位单元202(0)(0)-202(M)(N)中以促进作为存储器行操作和存储器列操作的一部分而进行的访问的转置NVM位单元1102的另一示例。在这点上，在该示例中，转置NVM位单元1102包括FeFET存储器电路1114形式的NVM单元电路1104。FeFET存储器电路1114包括第二存取晶体管1108，第二存取晶体管1108包括第二栅极节点G2，第二栅极节点G2包括控制栅极。第二存取晶体管1106还包括栅极电介质材料1118，该栅极电介质材料1118包括设置在第二栅极节点G2与第二半导体沟道C2之间的铁电材料。NVM单元电路1104耦合在转置位线BLTr与第一存取晶体管1106的第一漏极节点D1之间。第一存取晶体管1106的第一漏极节点D1耦合到FeFET存储器电路1114的第一源极节点S1。FeFET存储器电路1114的第二漏极节点D2耦合到转置位线BLTr。第一存取晶体管1106的第一源极节点S1也电耦合到源极线SL。第一存取晶体管1106的第一栅极节点G1耦合到字线WL。施加到第一栅极节点G1的电压控制设置在第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。FeFET存储器电路1114的第二栅极节点G2耦合到转置字线WLTr。施加到第二栅极节点G2的电压控制从第二源极节点S2到第二漏极节点D2的第二半导体沟道C2。
因此，对于非转置存储器读取操作，如果图11A中的转置NVM位单元1102作为图2中的转置NVM数据阵列200中的存储器行读取操作的一部分被访问，则大于第一存取晶体管1106的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。换言之，第一存取晶体管1106向转置NVM位单元1102提供第一端口，该第一端口可以被导通以允许电流从源极线SL流向NVM单元电路1104。第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。这导致电压差被施加在NVM单元电路1104的FeFET存储器电路1114两端以生成读取电流IR。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，源极线SL可以耦合到列读出放大器210(0)-210(N)以作为存储器列读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元1102的存储器状态。
继续参考图11A，对于转置存储器读取操作，如果图11A中的转置NVM位单元1102作为图2中的转置NVM数据阵列200中的存储器列读取操作的一部分被访问，则大于第二存取晶体管1108的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，第二存取晶体管1108向转置NVM位单元1102提供第二端口，该第二端口可以被导通以允许电流从源极线SL流向NVM单元电路1104。通过提供第二存取晶体管1108，可以根据与字线WL不同的施加到转置字线WLTr的信号来在NVM单元电路1104两端施加电压差。再次，第一读取电压VR1被施加到源极线SL。不同于第一读取电压VR1的第二读取电压VR2被施加到转置位线BLTr以在源极线SL与转置位线BLTr之间提供读取电压差。读取电流IR的方向取决于从源极线SL施加到转置位线BLTr的电压差是正还是负电压。如以上在图2中讨论的，转置位线BLTr可以耦合到行读出放大器212(0)-212(M)以作为存储器列读取操作的一部分来感测读取电流IR以然后感测转置NVM位单元1102的存储器状态。
再次参考图11A，转置NVM位单元1102还促进图2中的转置NVM数据阵列200中的非转置存储器行和转置存储器列写入操作。在这点上，为了对转置NVM位单元1102执行行写入操作，大于第一存取晶体管1106的阈值电压的第一访问电压被施加到字线WL以施加到第一栅极节点G1以激活第一源极节点S1与第一漏极节点D1之间的第一半导体沟道C1。大于第二存取晶体管1108的阈值电压的第二访问电压被施加到转置字线WLTr以施加到第二栅极节点G2以激活第二源极节点S2与第二漏极节点D2之间的第二半导体沟道C2。换言之，在该示例中，第一存取晶体管1106和第二存取晶体管1108均被导通。第一写入电压VW1被施加到源极线SL。不同于第一写入电压VW1的第二写入电压VW2被施加到转置位线BLTr以在公共源极线SL与转置位线BLTr之间提供写入电压差。写入电流IW的方向由施加到源极线SL和转置位线BLTr的写入电压VW1、VW2控制。注意，第一存取晶体管1106和第二存取晶体管1108都不必被激活以执行写入操作。然而，激活第一存取晶体管1106和第二存取晶体管1108两者可以增加用于执行写入操作的写入电流IW。
图11B是示出图11A中的转置NVM位单元1102的示例性俯视图布局的布局图，其中第一存取晶体管1106和第二存取晶体管1108被提供作为FinFET。在这点上，字线WL设置在第一金属栅极层中，并且其纵向轴线A1设置在第一方向(Z轴的方向)上，其中字线WL电耦合到第一存取晶体管1106的第一栅极节点G1。第一栅极节点G1由围绕第一存取晶体管1106的第一鳍部F1的字线WL的环绕接触形成。第一鳍部F1是在X轴方向上沿着基本正交于第一纵向轴线A1的纵向轴线A3设置的半导体材料，并且在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。字线WL被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属栅极线。转置字线WLTr也设置在第一金属栅极层中并且其纵向轴线A2设置在第一方向上并且基本平行于纵向轴线A2，其中转置字线WLTr电耦合到第二存取晶体管1108的第二栅极节点G2。转置字线WLTr被形成为设置在半导体晶片或管芯的基板上方的金属栅极层中的金属线。第二栅极节点G2由围绕第二存取晶体管1108的第二鳍部F2的转置字线WLTr的环绕接触形成。第二鳍部F2是沿着基本正交于第一纵向轴线A1的纵向轴线A4设置的半导体材料，其在第一源极节点S1与第一漏极节点D1之间形成第一半导体沟道C1。源极线SL设置在第二金属层中，并且其纵向轴线A5基本平行于纵向轴线A1，其中源极线SL电耦合到第一存取晶体管1106的第一源极节点S1和第二存取晶体管1108的第二源极节点S2。转置位线BLTr设置在第三金属层中，并且其纵向轴线A6基本平行于第一纵向轴线A1，其中转置位线BLTr电耦合到第一漏极节点D1和第二漏极节点D2。鳍部F1、F2可以设置在虚设鳍部FD的每一侧，该虚设鳍部FD沿着基本平行于鳍部F1、F2的纵向轴线A3、A4的纵向轴线A7设置。
图12是包括以存储器行和存储器列布置的图11A中的多个转置NVM位单元1102的转置NVM数据阵列200(3)。存储器行和列转置读取操作以及存储器行和列转置写入操作可以如图4A-4B和6A-6B中所述执行，并且因此将不再重复。图12中的转置NVM数据阵列200(3)与图2、4A-4B和6A-6B中的转置NVM数据阵列200之间的公共元件以公共元件编号示出。
在另一方面，可以提供转置NVM位单元。转置NVM位单元的示例可以包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的转置NVM位单元202、702、902和1102。转置NVM位单元可以包括用于在NV状态下存储存储器状态的装置，其可以包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的转置NVM单元电路204、704、904和1104。用于存储存储器状态的装置耦合到转置位线。转置NVM位单元还可以包括第一装置，该第一装置用于在NV状态下控制源极线上的第一电压和转置位线上的第二电压在用于存储存储器状态的装置两端的耦合以引起读取电流流过用于存储存储器状态的装置。这可以包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的第一存取晶体管206、706、906和1106。转置NVM位单元还可以包括第二装置，该第二装置用于在NV状态下控制源极线上的第三电压和转置位线上的第四电压在用于存储存储器状态的装置两端的耦合以引起转置读取电流流过用于存储存储器状态的装置。这可以包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的第二存取晶体管208、708、908和1108。
根据本文中公开的各方面的被配置用于行和列转置访问操作的转置NVM位单元和相关数据阵列可以在任何基于处理器的设备中提供或集成到任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。
在这点上，图13示出了可以包括存储器的基于处理器的系统1300的示例，该存储器包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的相应转置NVM位单元202、702、902、1102和/或图4A-4B、6A-6B、8、10和12中的相应转置NVM数据阵列200、200(1)-200(3)。在该示例中，基于处理器的系统1300包括一个或多个中央处理单元(CPU)1302，每个中央处理单元包括一个或多个处理器1304。CPU 1302可以具有耦合到处理器1304以用于快速访问临时存储的数据的高速缓冲存储器1306。CPU 1302耦合到系统总线1308，并且可以相互耦合基于处理器的系统1300中包括的主设备和从设备。众所周知，CPU 1302通过系统总线1308交换地址、控制和数据信息来与这些其他设备通信。例如，CPU 1302可以将总线事务请求传送到作为从设备的示例的存储器控制器1310。尽管未在图13中示出，但是可以提供多个系统总线1308，其中每个系统总线1308构成不同的结构。
其他主设备和从设备可以连接到系统总线1308。如图13所示，作为示例，这些设备可以包括存储系统1312、一个或多个输入设备1314、一个或多个输出设备1316、一个或多个网络接口设备1318和一个或多个显示控制器1320。输入设备1314可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备1316可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示符等。网络接口设备1318可以是被配置为允许与网络1322进行数据交换的任何设备。网络1322可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和互联网。网络接口设备1318可以被配置为支持期望的任何类型的通信协议。存储器系统1312可以包括一个或多个存储器单元1324(0)-1324(P)。
CPU 1302还可以被配置为通过系统总线1308访问显示器控制器1320以控制发送到一个或多个显示器1326的信息。显示器控制器1320向显示器1326发送信息以经由一个或多个视频处理器1328进行显示，视频处理器1328将要显示的信息处理成适合于显示器1326的格式。显示器1326可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
图14示出了包括形成在集成电路(IC)1402中的射频(RF)组件的示例性无线通信设备1400，其中RF组件可以包括存储器，该存储器包括图2、3A-3C、7A-7B、9A-9B和11A-11B中的相应转置NVM位单元202、702、902、1102和/或图4A-4B、6A-6B、8、10和12中的相应转置NVM数据阵列200、200(1)-200(3)。在这点上，无线通信设备1400可以设置在IC 1402中。作为示例，无线通信设备1400可以包括或设置在任何上述参考设备中。如图14所示，无线通信设备1400包括收发器1404和数据处理器1406。数据处理器1406可以包括用于存储数据和程序代码的存储器。收发器1404包括支持双向通信的发射器1408和接收器1410。通常，无线通信设备1400可以包括用于任何数目的通信系统和频带的任何数目的发射器1408和/或接收器1410。收发器1404的全部或一部分可以在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上实现。
发射器1408或接收器1410可以用超外差架构或直接转换架构来实现。在超外差架构中，信号在RF与基带之间以多级进行频率转换，例如，对于接收器1410，在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接转换架构中，信号在一级中在RF与基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图14中的无线通信设备1400中，发射器1408和接收器1410用直接转换架构实现。
在发射路径中，数据处理器1406处理要发射的数据并且将I和Q模拟输出信号提供给发射器1408。在示例性无线通信设备1400中，数据处理器1406包括数模转换器(DAC)1412(1)、1412(2)以将由数据处理器1406生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以便进一步处理。
在发射器1408内，低通滤波器1414(1)、1414(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不需要的信号。放大器AMP 1416(1)、1416(2)分别放大来自低通滤波器1414(1)1414(2)的信号，并且提供I和Q基带信号。上变频器1418使用通过混频器1420(1)、1420(2)来自TX LO信号发生器1422的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号上变频，以提供上变频信号1424。滤波器1426对上变频信号1424进行滤波以去除由上变频引起的不需要的信号以及接收频带中的噪声。功率放大器(PA)1428放大来自滤波器1426的上变频信号1424以获取期望的输出功率电平并且提供发射RF信号。发射RF信号通过双工器或开关1430被路由，并且经由天线1432发射。
在接收路径中，天线1432接收由基站发射的信号并且提供接收的RF信号，该RF信号通过双工器或开关1430被路由并且提供给低噪声放大器(LNA)1434。双工器或开关1430被设计为以特定接收(RX)到TX双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF信号由LNA 1434放大并且由滤波器1436滤波以获取期望的RF输入信号。下变频混频器1438(1)和1438(2)将滤波器1436的输出与来自RX LO信号发生器1440的I和Q RX LO信号(即，LO_I和LO_Q)混频以生成I和Q基带信号。I和Q基带信号由放大器(AMP)1442(1)、1442(2)放大，并且进一步由低通滤波器1444(1)、1444(2)滤波以获取I和Q模拟输入信号，这些I和Q模拟输入信号提供给数据处理器1406。在该示例中，数据处理器1406包括ADC 1446(1)、1446(2)以将模拟输入信号转换为数字信号以由数据处理器1406进一步处理。
在图14的无线通信设备1400中，TX LO信号发生器1422生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1440生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。TX锁相环(PLL)电路1448从数据处理器1406接收定时信息，并且生成用于调节来自TX LO信号发生器1422的TX LO信号的频率和/或相位的控制信号。类似的，RXPLL电路1450从数据处理器1406接收定时信息，并且生成用于调节来自RX LO信号发生器1440的RX LO信号的频率和/或相位的控制信号。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置)。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应当注意，描述在本文中的任何示例性方面中描述的操作步骤以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征的最宽范围相一致。

Claims (30)

1.一种转置非易失性(NV)存储器(NVM)位单元，包括：
NVM单元电路，耦合到转置位线，所述NVM单元电路被配置为存储存储器状态；
第一存取晶体管，包括：
第一栅极节点，耦合到字线；
第一源极节点，耦合到源极线；
第一漏极节点，耦合到所述NVM单元电路；以及
第一半导体沟道，在所述第一源极节点与所述第一漏极节点之间；以及
第二存取晶体管，包括：
第二栅极节点，耦合到转置字线；
第二源极节点，耦合到所述第一存取晶体管；
第二漏极节点，耦合到所述NVM单元电路；以及
第二半导体沟道，在所述第二源极节点与所述第二漏极节点之间。
2.根据权利要求1所述的转置NVM位单元，其中所述NVM单元电路被配置为响应于以下项而将所述存储器状态耦合到所述转置位线以进行读取操作：
施加到所述第一栅极节点的第一访问电压，用于激活所述第一源极节点与所述第一漏极节点之间的所述第一半导体沟道；
施加到所述源极线的第一读取电压；以及
施加到所述转置位线的不同于所述第一读取电压的第二读取电压，用于在所述源极线与所述转置位线之间提供读取电压差。
3.根据权利要求2所述的转置NVM位单元，其中所述NVM单元电路还被配置为响应于以下项而将所述存储器状态耦合到公共源极线以进行转置读取操作：
施加到耦合到所述第二栅极节点的所述字线的第二访问电压，用于激活所述第二源极节点与所述第二漏极节点之间的所述第二半导体沟道；
施加到所述源极线的第三读取电压；以及
施加到所述转置位线的不同于所述第一读取电压的第四读取电压，用于在所述NVM单元电路两端提供读取电压差。
4.根据权利要求1所述的转置NVM位单元，其中所述NVM单元电路被配置为响应于以下项而将所述存储器状态耦合到所述源极线以进行转置读取操作：
施加到所述第二栅极节点的第二访问电压，用于激活所述第二源极节点与所述第二漏极节点之间的所述第二半导体沟道；
施加到所述源极线的第一读取电压；以及
施加到所述转置位线的不同于所述第一读取电压的第二读取电压，用于在所述NVM单元电路两端提供读取电压差。
5.根据权利要求1所述的转置NVM位单元，其中所述NVM单元电路被配置为响应于以下项而存储存储器状态以进行写入操作：
施加到所述第一栅极节点的第一访问电压，用于激活所述第一源极节点与所述第一漏极节点之间的所述第一半导体沟道；
施加到所述第一栅极节点的第二访问电压，用于激活所述第二源极节点与所述第二漏极节点之间的所述第二半导体沟道；
施加到所述源极线的第一写入电压；以及
施加到所述转置位线的不同于所述第一写入电压的第二写入电压，用于在所述源极线与所述转置位线之间提供写入电压差。
6.根据权利要求1所述的转置NVM位单元，其中：
所述NVM单元电路包括：
第一访问节点；以及
第二访问节点，耦合到所述转置位线；
所述第二漏极节点耦合到所述NVM单元电路的所述第一访问节点；
所述第一源极节点和所述第二源极节点耦合在一起以形成耦合到所述源极线的公共源极节点；以及
所述第一漏极节点和所述第二漏极节点耦合在一起以形成耦合到所述NVM单元电路的所述第一访问节点的公共漏极节点。
7.根据权利要求6所述的转置NVM位单元，其中所述NVM单元电路包括磁性隧道结(MTJ)单元电路，所述磁性隧道结单元电路包括：
MTJ，包括钉扎层、自由层和设置在所述钉扎层与所述自由层之间的隧道阻挡层，所述自由层被配置为与所述钉扎层处于平行(P)或反平行(AP)磁化状态以存储所述存储器状态。
8.根据权利要求6所述的转置NVM位单元，其中所述NVM单元电路包括电阻性随机存取存储器(RRAM)单元电路，所述电阻性随机存取存储器单元电路包括：
忆阻器，具有表示所述存储器状态的电阻，所述忆阻器包括：
第一电极，包括所述第一访问节点；以及
第二电极，包括所述第二访问节点。
9.根据权利要求1所述的转置NVM位单元，其中：
所述第一漏极节点耦合到所述第二源极节点；以及
所述NVM单元电路包括所述第二存取晶体管。
10.根据权利要求9所述的转置NVM位单元，其中所述第二存取晶体管包括闪存单元电路：
其中所述第二栅极节点包括控制栅极；以及
所述第二存取晶体管还包括设置在所述控制栅极与所述第二半导体沟道之间的浮置栅极或陷阱电荷栅极。
11.根据权利要求9所述的转置NVM位单元，其中所述第二存取晶体管包括铁电场效应晶体管(FeFET)单元电路，所述铁电场效应晶体管单元电路还包括栅极电介质材料，所述栅极电介质材料包括设置在所述第二栅极节点与所述第二半导体沟道之间的铁电材料。
12.根据权利要求1所述的转置NVM位单元，还包括：
所述字线，设置在第一金属层中并且具有设置在第一方向上的第一纵向轴线，其中所述字线电耦合到所述第一存取晶体管的所述第一栅极节点；
所述转置字线，设置在所述第一金属层中并且具有设置在所述第一方向上并且基本平行于所述第一纵向轴线的第二纵向轴线，其中所述转置字线电耦合到所述第二存取晶体管的所述第二栅极节点；
所述源极线，设置在第二金属层中并且具有基本平行于所述第一纵向轴线的第三纵向轴线，其中所述源极线电耦合到所述第一存取晶体管的所述第一源极节点和所述第二存取晶体管的所述第二源极节点；
所述转置位线，设置在第三金属层中并且具有基本平行于所述第一纵向轴线的第四纵向轴线，其中所述转置位线电耦合到所述第二漏极节点；
所述第一存取晶体管，还包括第一鳍部，所述第一鳍部包括所述第一半导体沟道，所述第一鳍部具有基本正交于所述第一纵向轴线的第五纵向轴线；
所述第二存取晶体管，还包括第二鳍部，所述第二鳍部包括所述第二半导体沟道，所述第二鳍部具有基本正交于所述第一纵向轴线的第六纵向轴线；
所述第一栅极节点，至少部分设置在所述第一鳍部之上；以及
所述第二栅极节点，至少部分布置在所述第二鳍部之上。
13.根据权利要求12所述的转置NVM位单元，还包括：
设置在所述第一鳍部与所述第二鳍部之间的虚设鳍部，所述虚设鳍部具有基本平行于所述第五纵向轴线的第七纵向轴线。
14.根据权利要求1所述的转置NVM位单元，所述转置NVM位单元被集成到集成电路(IC)中。
15.根据权利要求1所述的转置NVM位单元，所述转置NVM位单元被集成到选自由以下项构成的组的设备中机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；显示器；计算机显示器；电视；调谐器；收音机；卫星广播；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；汽车；车辆组件；航空电子系统；无人机；以及多旋翼飞行器。
16.一种转置非易失性(NV)存储器(NVM)位单元，包括：
用于在NV状态下存储存储器状态的装置，用于存储所述存储器状态的所述装置耦合到转置位线；
第一装置，用于在所述NV状态下控制源极线上的第一电压和所述转置位线上的第二电压在用于存储所述存储器状态的所述装置两端的耦合，以引起读取电流流过用于存储所述存储器状态的所述装置；以及
第二装置，用于在所述NV状态下控制所述源极线上的第三电压和所述转置位线上的第四电压在用于存储所述存储器状态的所述装置两端的耦合，以引起转置读取电流流过用于存储所述存储器状态的所述装置。
17.一种转置非易失性(NV)存储器(NVM)数据阵列，包括：
多个转置NVM位单元，被组织成多个存储器行和多个存储器列，其中所述多个转置NVM位单元中的每个转置NVM位单元对应于存储器行和存储器列，每个转置NVM位单元包括：
NVM单元电路，耦合到转置位线，所述NVM单元电路被配置为存储存储器状态；
第一存取晶体管，包括：
第一栅极节点，耦合到字线；
第一源极节点，耦合到源极线；
第一漏极节点，耦合到所述NVM单元电路；以及
第一半导体沟道，在所述第一源极节点与所述第一漏极节点之间；
第二存取晶体管，包括：
第二栅极节点，耦合到转置字线；
第二源极节点，耦合到所述第一存取晶体管；
第二漏极节点，耦合到所述NVM单元电路；以及
第二半导体沟道，在所述第二源极节点与所述第二漏极节点之间；
多个字线，每个字线耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器行中的所述第一存取晶体管的所述第一栅极节点；
多个转置字线，每个转置字线耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器列中的所述第二存取晶体管的所述第二栅极节点；
多个转置位线，每个转置位线耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器行中的转置NVM位单元；
多个源极线，每个源极线耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器列中的转置NVM位单元；
多个列读出放大器，每个列读出放大器电耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器列中的转置NVM位单元的所述源极线，所述多个列读出放大器中的每个列读出放大器被配置为响应于施加到转置NVM位单元的相应存储器列中的激活的转置NVM位单元的所述第一栅极节点的第一访问电压而感测所述激活的转置NVM位单元的存储器状态；以及
多个行读出放大器，每个行读出放大器电耦合到所述多个转置NVM位单元中的转置NVM位单元的相应存储器行中的所述转置NVM位单元的所述多个转置位线中的转置位线，所述多个行读出放大器中的每个行读出放大器被配置为响应于施加到转置NVM位单元的相应存储器行中的激活的转置NVM位单元的所述第二栅极节点的第二访问电压而感测所述激活的转置NVM位单元的存储器状态。
18.根据权利要求17所述的转置NVM数据阵列，其中所述多个转置NVM位单元的存储器行中的所述转置NVM位单元被配置为响应于以下项而将所述转置NVM位单元的相应存储器状态耦合到所述多个源极线：
施加到耦合到所述多个转置NVM位单元的所述存储器行中的所述转置NVM位单元的所述第一栅极节点的所述多个字线的所述第一访问电压；
施加到所述多个源极线的第一读取电压；以及
施加到所述存储器行中的所述转置位线的不同于所述第一读取电压的第二读取电压，用于在所述存储器行中的所述转置NVM位单元两端提供读取电压差。
19.根据权利要求18所述的转置NVM数据阵列，其中所述多个转置NVM位单元的存储器列中的所述转置NVM位单元被配置为响应于以下项而将所述转置NVM位单元的相应存储器状态耦合到所述多个转置位线：
施加到耦合到所述多个转置NVM位单元的所述存储器列中的所述转置NVM位单元的所述第二栅极节点的所述多个转置字线的所述第一访问电压；
施加到所述多个转置位线的第三读取电压；以及
施加到所述存储器列中的所述源极线的不同于所述第一读取电压的第四读取电压，用于在所述存储器列中的所述转置NVM位单元两端提供读取电压差。
20.根据权利要求17所述的转置NVM数据阵列，其中所述多个转置NVM位单元的存储器列中的所述转置NVM位单元被配置为响应于以下项而将所述转置NVM位单元的相应存储器状态耦合到所述多个转置位线：
施加到耦合到所述多个转置NVM位单元的所述存储器列中的所述转置NVM位单元的所述第二栅极节点的所述多个转置字线的第二访问电压；
施加到所述源极线的第一读取电压；以及
施加到所述存储器列的所述多个转置位线的不同于所述第一读取电压的第二读取电压，用于在所述存储器列中的所述转置NVM位单元两端提供读取电压差。
21.根据权利要求17所述的转置NVM数据阵列，其中所述多个转置NVM位单元的存储器行中的所述转置NVM位单元被配置为响应于以下项而将存储器状态存储在所述转置NVM位单元的相应NVM单元电路中：
施加到耦合到所述转置NVM位单元的所述第一存取晶体管的所述第一栅极节点的所述多个字线的第一访问电压；
施加到耦合到所述转置NVM位单元的所述第二存取晶体管的所述第二栅极节点的所述多个转置字线的第二访问电压；
施加到所述多个源极线的第一写入电压；
施加到所述存储器行中的转置位线的不同于所述第一写入电压的第二写入电压，用于在所述存储器行中的所述转置NVM位单元两端提供写入电压差；以及
施加到未耦合到所述存储器行中的所述转置NVM位单元的所述多个转置位线的小于所述第二写入电压的第三写入电压。
22.根据权利要求21所述的转置NVM数据阵列，其中所述第二写入电压是所述第三写入电压的电压的至少两倍。
23.根据权利要求17所述的转置NVM数据阵列，其中所述多个转置NVM位单元的存储器列中的所述转置NVM位单元被配置为响应于以下项而将存储器状态存储在所述转置NVM位单元的相应NVM单元电路中：
施加到耦合到所述转置NVM位单元的所述第一栅极节点的所述多个字线的第一访问电压；
施加到耦合到所述转置NVM位单元的所述第二栅极节点的所述多个转置字线的第二访问电压；
施加到所述多个转置位线的第一写入电压；
施加到所述存储器列中的所述源极线的不同于所述第一写入电压的第二写入电压，用于在所述存储器行中的所述转置NVM位单元两端提供写入电压差；以及
施加到未耦合到所述存储器行中的所述转置NVM位单元的所述多个源极线的小于所述第二写入电压的第三写入电压。
24.根据权利要求23所述的转置NVM数据阵列，其中所述第二写入电压是所述第三写入电压的电压的至少两倍。
25.一种对转置非易失性(NV)存储器(NVM)位单元执行读取操作和转置读取操作的方法，包括：
在存储器行读取操作中：
向多个字线施加第一访问电压，所述多个字线中的每个字线耦合到多个NVM位单元中的NVM位单元的存储器行中的转置NVM位单元的第一栅极节点，所述多个NVM位单元被组织成多个存储器行和多个存储器列，每个转置NVM位单元包括：
NVM单元电路，耦合到转置位线，所述NVM单元电路被配置为存储存储器状态；
第一存取晶体管，包括：
第一栅极节点，耦合到字线；
第一源极节点，耦合到源极线；
第一漏极节点，耦合到所述NVM单元电路；以及第一半导体沟道，在所述第一源极节点与所述第一漏极节点之间；
第二存取晶体管，包括：
第二栅极节点，耦合到转置字线；
第二源极节点，耦合到所述第一存取晶体管；
第二漏极节点，耦合到所述NVM单元电路；以及第二半导体沟道，在所述第二源极节点与所述第二漏极节点之间；
向多个源极线施加第一读取电压；以及
向所述存储器行中的多个转置位线中的所述转置位线施加不同于所述第一读取电压的第二读取电压，以在所述存储器列中的所述转置NVM位单元两端提供读取电压差。
26.根据权利要求25所述的方法，还包括在存储器列中所述转置读取操作：
向所述多个转置位线施加第二访问电压，所述多个转置位线中的每个转置位线耦合到所述多个NVM位单元中的NVM位单元的所述存储器行中的转置NVM位单元的所述第二栅极节点；
向所述多个转置位线施加第三读取电压；以及
向所述存储器列中的所述多个源极线中的所述源极线施加不同于所述第一读取电压的第四读取电压，以在所述存储器列中的所述转置NVM位单元两端提供读取电压差。
27.根据权利要求26所述的方法，还包括在存储器行写入操作中：
向所述多个字线施加所述第一访问电压；
向多个转置字线施加所述第二访问电压；
向所述多个源极线施加第一写入电压；
向所述存储器行中的所述多个转置位线中的所述转置位线施加不同于所述第一写入电压的第二写入电压，以在所述存储器行中的所述转置NVM位单元两端提供写入电压差；以及
施加小于施加到未耦合到所述存储器行中的所述转置NVM位单元的所述多个转置位线的所述第二写入电压的第三写入电压。
28.根据权利要求27所述的方法，其中施加所述第三写入电压包括施加等于未耦合到所述存储器行中的所述转置NVM位单元的所述多个转置位线的所述第二写入电压的一半或小于所述第二写入电压的所述第三写入电压。
29.根据权利要求25所述的方法，还包括在存储器列中所述转置写入操作：
向所述多个字线施加所述第一访问电压；
向多个转置字线施加第二访问电压；
向所述多个转置位线施加第一写入电压；
向所述存储器列中的所述多个源极线中的所述源极线施加不同于所述第一写入电压的第二写入电压，以在所述存储器列中的所述转置NVM位单元两端提供写入电压差；以及
施加小于施加到未耦合到所述存储器列中的所述转置NVM位单元的所述多个源极线的所述第二写入电压的第三写入电压。
30.根据权利要求29所述的方法，其中施加所述第三写入电压包括施加等于未耦合到所述存储器列中的所述转置NVM位单元的所述多个源极线的所述第二写入电压的一半或小于所述第二写入电压的所述第三写入电压。
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