CN111510110A - 一种并行处理的插值匹配滤波方法及滤波器 - Google Patents

Abstract

本发明公开了一种并行处理的插值匹配滤波方法，包括以下步骤：获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据；新建多级寄存器组；计算最后一级寄存器组中的结果并对相邻组间赋值；从对应的寄存器中取值累加并输出。本发明公开的一种并行处理的插值匹配滤波方法结构简单，时延小，具有很好的稳定性，适用于实时高速数字通信系统，比如卫星通信系统，具有很高的可实现性和适用性。

Description

一种并行处理的插值匹配滤波方法及滤波器

技术领域

本发明涉及数字信号处理领域，尤其涉及一种并行处理的插值匹配滤波方法及滤波器。

背景技术

近年来由于互联网技术、通信技术的快速发展，超高清视频、云存储、网络会议等新兴网络业务不断出现，网络数据呈急剧增长趋势，这给数据传输速率带来了严峻的挑战。在数字通信系统中，广泛采用平方根升余弦滤波器作为发送端的成型滤波器和接收端的匹配滤波器，以达到减少码间干扰的目的。在通信系统的接收端，首先需要将ADC输出的数字信号从射频解调至基频，另外，考虑到对信号进行采样时会因为收发端时钟差异而产生采样偏差，常采用插值的方法来提高信号采样率，结合匹配滤波处理得到信号最佳采样点，进而实现信号同步和波形恢复等。因此，一种高效的插值滤波方法是通信系统实现高速信号处理的重要设计部分。在硬件实现上，FPGA因为灵活性、并行性和可扩展性等优势成为首选，研究插值滤波器在FPGA上的实时实现具有广泛的意义，可以应用于实时、高速无线通信系统，如卫星通信系统、移动通信系统等的收发端信号处理。

在现有公开报道的基于FPGA的插值FIR滤波器研究文献中，大部分设计都是在多相滤波器结构的基础上，结合零值内插的特点来同时实现插值与滤波的效果。此外，部分文献先利用计数器对原始信号内插，再对插值序列进行滤波处理，并在算法复杂度以及时延性能上做进一步改进。吕朝在“无线通信基带信号处理核心算法模块设计”，2016：45-49中提出一种基于分频的插值滤波方法：将滤波器按顺序分组并根据系统时钟频率移位寄存，而原始数据以系统K分频(K为内插倍数)的速率输入来参与乘法运算。虽然该方法能节省乘法器资源，但分频操作会带来额外的功耗。王亚宁在“面向SDR的可编程数字滤波器的设计及实现”，2017:51-56中提出一种滤波器多相内插结构，即将滤波器系数每隔K个分为一组并对输入序列同时计算样值，按逆时针方向轮流输出实现K倍整数因子的内插功能。虽然该方法中的多相结构能有效减少系统时延，但滤波器抽头数L和插值倍数K必须满足L＝nK的条件，其中，n∈N⁺，这给插值滤波带来了限制。而先将原始序列进行零值内插成新序列，再设计滤波结构的类似方法，往往会使得数字滤波器工作在较高频率，增大硬件实现复杂度。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是现有的插值滤波方法存在的硬件结构复杂、无法满足并行输入输出、高功耗高延时等问题。

为实现上述目的，本发明提供了一种并行处理的插值匹配滤波方法，包括以下步骤：

获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据；

新建多级寄存器组；

计算最后一级寄存器组中的结果并对相邻组间赋值；

从对应的寄存器中取值累加并输出。

进一步地，新建多级寄存器组，具体包括以下步骤：

根据获取的采样率、符号速率、时钟频率以及系统真实传输数据，得到输入并行度N、插值倍数K、滤波器抽头数量L及系数值；

根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0。

进一步地，计算最后一级寄存器组中的结果并对相邻组间赋值，具体包括以下步骤：

在时钟上升沿，将寄存器组中的数据赋给低一级寄存器组；同时将输入的N路数据分别与滤波器的前W个系数相乘，结果存入最后一级寄存器组，其中，

进一步地，从对应的寄存器中取值累加并输出，具体包括：

根据离散卷积公式、插值的特点以及寄存器组的赋值规律，并判断所需滤波器系数是否处于前W个位置以及原始有效信号位置能否被N整除，推导出各路输出对应的寄存器表达式；

根据各路输出对应的寄存器表达式，从相应寄存器组中取出数据进行累加计算，得到M路并行输出值，其中，M＝K×N。

进一步地，根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0，具体包括：

根据输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，定义为Reg[i][j][k]，其中i∈[1,S]表示寄存器组号，j∈[1,N]，k∈[1,W]，

其中

操作符为向上取整，

操作符为向下取整。也即系统共需要S×N×W个寄存器，每一个寄存器的初始值都设置为0。

进一步地，在时钟上升沿，将高编号寄存器组中的数据赋给低一级寄存器组，即Reg[i][j][k]＝Reg[i+1][j][k]；同时将输入的N路数据x((1)～x(N)分别与滤波器的前W个系数相乘，结果存入Reg[S][j][k]，即Reg[S][j][k]＝x(j)h(k)，其中i∈[1,S-1]，j∈[1,N]，k∈[1,W]。

进一步地，其中各路输出对应的寄存器表达式为：y(n)＝∑_i,j,kReg[i][j][k]，其中n∈[1,M]，i，j，k的表达式如下：

其中，

且m∈N⁺，滤波器抽头索引T＝NK(S-1)+n-(m-1)K。

本发明实施例提供了一种并行处理的插值匹配滤波器，包括

获取模块，用于获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据；

新建模块，用于新建多级寄存器组；

计算模块，用于计算最后一级寄存器组中的结果并对相邻组间赋值；

输出模块，用于从对应的寄存器中取值累加并输出。

进一步地，新建模块具体包括

第一计算单元，用于根据获取的采样率、符号速率、时钟频率以及系统真实传输数据，得到输入并行度N、插值倍数K、滤波器抽头数量L；

第二计算单元，用于根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0；

计算模块具体包括

赋值单元，用于在时钟上升沿，将寄存器组中的数据赋给低一级寄存器组；同时将输入的N路数据分别与滤波器的前W个系数相乘，结果存入最后一级寄存器组，其中，

输出模块具体包括：

判断单元，用于根据离散卷积公式、插值的特点以及寄存器组的赋值规律，并判断所需滤波器系数是否为前W个系数以及原始有效信号位置能否被N整除，推导出各路输出对应的寄存器表达式；

输出单元，用于根据各路输出对应的寄存器表达式，从相应寄存器组中取出数据进行累加计算，得到M路并行输出值。

技术效果

1.本发明公开的并行处理的插值匹配滤波方法以多级寄存器组为核心，主要思想是将输入的并行N路数据同时与滤波器系数相乘，所有结果存储于寄存器组中并进行相邻组间赋值，再根据插值卷积的寄存器表达式从对应的寄存器取值累加并输出。该方法易于FPGA流水线实现，硬件复杂度较低。

2.本发明公开的并行处理的插值匹配滤波方法能够同时实现并行输入输出、零值内插和平方根升余弦滤波的效果。相较于多相滤波结构中抽头数L必须为内插倍数K的整数倍的要求，所提出的滤波器的抽头数可以是任意值。同时方法也适用于其它滤波函数，因此具有较好的兼容性与适应性。

3.本发明公开的并行处理的插值匹配滤波器结构简单，时延小，具有很好的稳定性，适用于实时高速数字通信系统，比如卫星通信系统，具有很高的可实现性和适用性。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的一个较佳实施例的插值滤波模块在接收端的位置示意图；

图2是本发明实施例中5倍零值内插前的波形示意图；

图3是本发明实施例中5倍零值内插后的波形示意图；

图4是本发明的一较佳实施例的一种并行处理的插值匹配滤波方法的流程图；

图5是本发明的一较佳实施例的一种并行处理的插值匹配滤波方法的插值滤波运算中寄存器组的结构以及数据的存储、移动示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

以下描述中，为了说明而不是为了限定，提出了诸如特定内部程序、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

本实施例公开了一种并行处理的插值匹配滤波方法适用于高速无线通信系统。该插值滤波模块在无线通信系统接收端所处的位置以及模块整体结构如图1所示，其中，M＝K×N。在无线通信系统接收端，首先要对高速无线通信系统的接收端ADC(采样频率为f_s)输出的N路实值信号进行数字下变频，恢复出无线通信信息的基带I、Q数据。然后分别对I、Q数据进行K倍插值匹配滤波处理，输出的结果再进行后续的同步、符号解映射等操作。其中，数字下变频即乘以1个以e为底，指数为虚数的指数函数，指数部分与采样频率和载波频率有关。结果是将ADC采样输出的中频数字信号的频谱搬移到基带。

滤波器抽头系数值h(n)由信号符号速率R_B、采样频率f_s、内插倍数K、抽头数L和滚降系数α等参数共同决定，其中，n∈[1,L]。在一个无线通信系统中，采样率、符号速率、时钟频率是由系统硬件设备和信道决定的。并行度N＝采样率/时钟频率；而插值倍数K、滤波器抽头数L和系数值是根据采集的真实传输数据，在离线软件上调试得到最佳值。

本实施例的一种并行处理的插值匹配滤波方法包括以下具体步骤：

步骤1：根据输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，定义为Reg[i][j][k]，其中i∈[1,S]表示寄存器组号，j∈[1,N]，k∈[1,W]，

其中

操作符为向上取整，

操作符为向下取整。也即系统共需要S×N×W个寄存器，每一个寄存器的初始值都为0；

步骤2：在时钟上升沿，将高编号寄存器组中的数据赋给低一级寄存器组，即Reg[i][j][k]＝Reg[i+1][j][k]；同时将输入的N路数据x((1)～x(N)分别与滤波器的前W个系数相乘，结果存入Reg[S][j][k]，即Reg[S][j][k]＝x(j)h(k)，其中i∈[1,S-1]，j∈[1,N]，k∈[1,W]；

步骤3：从相应寄存器组中取出数据进行累加计算，得到M路并行输出值。各路输出对应的寄存器表达式为：y(n)＝∑_i,j,kReg[i][j][k]，其中n∈[1,M]，i，j，k的表达式如下：

其中，

且m∈N⁺，滤波器抽头索引T＝NK(S-1)+n-(m-1)K。

下面结合本发明实施例中的附图，对设计方案进行具体展开描述。首先需要获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据，得到插值滤波模块的输入并行度N、插值倍数K、滤波器抽头数量L以及具体的抽头系数值。这里假设系统的采样率f_s为1.6G symbol/s，符号率f为0.4G symbol/s，时钟频率f_x为200MHz，则图1中ADC输出的并行度

也即插值滤波模块的输入并行度为8。通过对采集的系统数据进行离线测试与观察，得到较优处理效果下的插值倍数、滤波器抽头数量和滚降系数，进而确定插值滤波器的系数值。这里假设K为5(如图2和图3所示，即在原有离散数列的两点间插入4个0)，L为61，则插值滤波器模块的输出并行度M为40。设插值滤波模块的输入数据为x＝[x(1),x(2),x(3),x(4),…]，滤波器抽头系数值h＝[h(1),h(2),h(3),…,h(61)]关于中点对称，即h(n)＝h(62-n)，n∈[1,61]。

根据并行度N、内插倍数K和抽头数L可知，步骤1中的寄存器组个数

i∈[1,3]，j∈[1,8]，k∈[1,31]，因此构造如图5所示的3级寄存器组，每个寄存器组有8*31个寄存器。下面对寄存器组数作进一步说明，在本发明实施例中，由于内插值为0，则1次插值滤波处理最多需要

个基带数据x参与运算。该“8入40出”插值滤波模块在1个时钟周期最多需要13+40/5-1＝20个有效x参与运算，故寄存器组个数为

个，即共需要3×8×31＝744个寄存器。此外，将插值卷积表达式

n-(m-1)K∈[1,61]展开可以得到：

y(1)＝x(1)h(1)；

y(2)＝x(1)h(2)；

…

y(61)＝x(1)h(61)+x(2)h(56)+x(3)h(51)+…+x(12)h(6)+x(13)h(1)；

y(62)＝x(2)h(57)+x(3)h(52)+…+x(12)h(7)+x(13)h(2)；

…

y(81)＝x(5)h(61)+x(6)h(56)+x(7)h(51)+…+x(16)h(6)+x(17)h(1)；

y(82)＝x(6)h(57)+x(7)h(52)+…+x(16)h(7)+x(17)h(2)；

从这里的y(61)，y(81)的表达式也可以看出，1次插值滤波处理最多需要13个x参与运算。步骤1中关于寄存器的分组与数量计算具有通用性。

由于滤波器抽头系数的对称性，在步骤2中，每个时钟周期，只需将同时输入的8个数据分别与滤波器的前31个系数相乘。具体地，在第一个时钟上升沿，将x(1)～x(8)分别与h(1)～h(31)相乘，得到：

x(1)h(31),x(1)h(30),…,x(1)h(3),x(1)h(2),x(1)h(1)；

x(2)h(31),x(2)h(30),…,x(2)h(3),x(2)h(2),x(2)h(1)；

…

x(8)h(31),x(8)h(30),…,x(8)h(3),x(8)h(2),x(8)h(1)；

将上述相乘结果存入图5所示的最后一级寄存器组Reg[3]中。具体地，将x(1)参与的所有相乘结果按上述顺序存入Reg[3][1][31]～Reg[3][1][1]中，即Reg[3][1][k]＝x(1)h(k)，其中，k∈[1,31]；同理，将x(2)参与的所有相乘结果按上述顺序存入Reg[3][2][31]～Reg[3][2][1]，依此类推，直至寄存器组Reg[3]存满。第一个时钟周期结束，各个寄存器的存储情况如图5中第1个虚线框所示。

在第二个时钟上升沿，将Reg[2]组中各个寄存器存储的数据对应地赋给Reg[1]组，Reg[3]组中的数据赋给Reg[2]组，即Reg[1][j][k]＝Reg[2][j][k]，Reg[2][j][k]＝Reg[3][j][k]；同时，让输入的x(9)～x(16)分别与h(1)～h(31)相乘，相乘结果存入寄存器组Reg[3]，即Reg[3][j][k]＝x(8+j)h(k)，其中，j∈[1,8]，k∈[1,31]。第二个时钟周期结束，各个寄存器的存储情况如图5中第2个虚线框所示。在每一个时钟上升沿，都进行类似的寄存器组间移位赋值以及输入数据与滤波器抽头系数相乘并存储的操作，这就是步骤2的具体化。

结合步骤2的存储规则以及插值滤波公式的特点，不难推导出各个并行输出支路对应的寄存器表达式，即步骤3中描述的y(n)＝∑_i,j,kReg[i][j][k],n∈[1,40]，其中，i，j，k具体表示为：

j＝mod(m,8)，若j＝0，则j＝8；

其中，

T＝80+n-(m-1)×5。因此各路输出表达式展开为：

y(1)＝Reg[1][5][1]+Reg[1][6][6]+Reg[1][7][11]+…+Reg[2][8][6]+Reg[3][1][1]；

y(2)＝Reg[1][6][5]+Reg[1][7][10]+Reg[1][8][15]+…+Reg[2][8][7]+Reg[3][1][2]；

……

y(40)＝Reg[2][5][2]+Reg[2][6][7]+Reg[2][7][12]+…+Reg[3][7][10]+Reg[3][8][5]；

根据上述的恒定表达式，在每个时钟上升沿，都从对应的寄存器中取出数值并进行累加计算得到40路输出值。至此，本发明3个步骤的具体实施说明完成。实际应用时应根据高速无线通信系统的相关指标与数据，确定插值滤波模块所需的参数值，进行类似的解析。

本发明涉及的零值内插匹配滤波器，由于并行输入输出的结构，能够在低时钟频率下实现Gbps级别的吞吐量。并行的相乘、存储、寄存器组间移位赋值等操作，使得模块时延低，且易于FPGA流水线实现。本发明滤波实例目前在Virtex-7 VC707开发板上实现，主要资源LUTs和DSPs分别为12037和64，资源消耗仅为该型号FPGA资源的4％，远满足实时系统的要求。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种并行处理的插值匹配滤波方法，其特征在于，包括以下步骤：

获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据；

新建多级寄存器组；

计算所述最后一级寄存器组中的结果并对相邻组间赋值；

从对应的寄存器中取值累加并输出。

2.如权利要求1所述的一种并行处理的插值匹配滤波方法，其特征在于，新建多级寄存器组，具体包括以下步骤：

根据获取的所述采样率、所述符号速率、所述时钟频率以及所述系统真实传输数据，得到输入并行度N、插值倍数K、滤波器抽头数量L及系数值；

根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0。

3.如权利要求1所述的一种并行处理的插值匹配滤波方法，其特征在于，计算所述最后一级寄存器组中的结果并对相邻组间赋值，具体包括以下步骤：

在时钟上升沿，将寄存器组中的数据赋给低一级寄存器组；同时将输入的N路数据分别与滤波器的前W个系数相乘，结果存入最后一级寄存器组，其中，

4.如权利要求1所述的一种并行处理的插值匹配滤波方法，其特征在于，从对应的寄存器中取值累加并输出，具体包括：

根据离散卷积公式、插值的特点以及寄存器组的赋值规律，并判断所需滤波器系数是否处于前W个位置以及原始有效信号位置能否被N整除，推导出各路输出对应的寄存器表达式；

根据各路输出对应的寄存器表达式，从相应寄存器组中取出数据进行累加计算，得到M路并行输出值，其中，M＝K×N。

5.如权利要求2所述的一种并行处理的插值匹配滤波方法，其特征在于，根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0，具体包括：

根据输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，定义为Reg[i][j][k]，其中i∈[1,S]表示寄存器组号，j∈[1,N]，k∈[1,W]，

其中

操作符为向上取整，

操作符为向下取整。也即系统共需要S×N×W个寄存器，每一个寄存器的初始值都设置为0。

6.如权利要求3所述的一种并行处理的插值匹配滤波方法，其特征在于，在时钟上升沿，将高编号寄存器组中的数据赋给低一级寄存器组，即Reg[i][j][k]＝Reg[i+1][j][k]；同时将输入的N路数据x((1)～x(N)分别与滤波器的前W个系数相乘，结果存入Reg[S][j][k]，即Reg[S][j][k]＝x(j)h(k)，其中i∈[1,S-1]，j∈[1,N]，k∈[1,W]。

7.如权利要求4所述的一种并行处理的插值匹配滤波方法，其特征在于，其中各路输出对应的寄存器表达式为：y(n)＝∑_i,j,kReg[i][j][k]，其中n∈[1,M]，i，j，k的表达式如下：

其中，

且m∈N⁺，滤波器抽头索引T＝NK(S-1)+n-(m-1)K。

8.一种并行处理的插值匹配滤波器，其特征在于，包括

获取模块，用于获取高速无线通信系统的采样率、符号速率、时钟频率以及系统真实传输数据；

新建模块，用于新建多级寄存器组；

计算模块，用于计算所述最后一级寄存器组中的结果并对相邻组间赋值；

输出模块，用于从对应的寄存器中取值累加并输出。

9.如权利要求8所述的一种并行处理的插值匹配滤波器，其特征在于，

所述新建模块具体包括

第一计算单元，用于根据获取的所述采样率、所述符号速率、所述时钟频率以及所述系统真实传输数据，得到输入并行度N、插值倍数K、滤波器抽头数量L及系数值；

第二计算单元，用于根据输入的输入并行度N、内插倍数K和滤波器抽头数L计算所需寄存器，并且每一个寄存器的初始值都设置为0；

所述计算模块具体包括

赋值单元，用于在时钟上升沿，将寄存器组中的数据赋给低一级寄存器组；同时将输入的N路数据分别与滤波器的前W个系数相乘，结果存入最后一级寄存器组，其中，

所述输出模块具体包括：

判断单元，用于根据离散卷积公式、插值的特点以及寄存器组的赋值规律，并判断所需滤波器系数是否为前W个系数以及原始有效信号位置能否被N整除，推导出各路输出对应的寄存器表达式；

输出单元，用于根据各路输出对应的寄存器表达式，从相应寄存器组中取出数据进行累加计算，得到M路并行输出值。

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