CN111464766B - 视频处理器和显示系统 - Google Patents

Abstract

本申请涉及一种视频处理器和一种显示系统，所述视频处理器包括：壳体和设置在所述壳体内的视频输入电路、视频处理电路、视频输出电路以及控制电路；所述视频输入电路包括多路视频源输入接口和与其连接的第一可编辑逻辑器件；所述第一可编辑逻辑器件用于在所述控制电路的控制下选择接收从所述多路视频源输入接口输入的至少一路视频源得到待处理视频源并将其通过第一总线发送至所述视频处理电路；所述视频处理电路用于对所述待处理视频源进行图像处理以得到待输出视频源并将其发送至所述视频输出电路；以及所述视频处理电路能够处理由所述第一可编程逻辑器件提供的总分辨率不小于3840*2160的视频源。本申请提供了一种大带载的视频处理器。

Description

视频处理器和显示系统

技术领域

本申请涉及视频处理及显示技术领域，尤其涉及一种视频处理器和一种显示系统。

背景技术

随着显示技术的发展，4K显示已慢慢成为市场的主力。在显示屏同等面积下，4K显示屏包含的像素更多，相应地，4K显示屏要求与其相连的视频处理器的带载能力更大。针对带载4K显示屏，现有的方案是通过兼具视频处理和发送功能的视频处理器级联完成4K显示屏的带载，参见图1。但是这种视频处理器的带载能力有限，最大只有1080P，在相同帧频下，针对一个4K*1K的显示屏需要两台视频处理器级联才能完成显示功能。对于一个4K*2K的显示屏，则需要4台视频处理器级联。使用这种方法带载4K显示屏需要多台视频处理器级联，整个设备的携带、存储使用很不方便，而且增加整个产品自身成本以及运输和存储的成本。

发明内容

因此，本申请实施例提出一种视频处理器和一种显示系统，以解决上述现有技术的不足。

具体地，本申请实施例提出的一种视频处理器，包括：壳体和设置在所述壳体内的视频输入电路、连接于所述视频输入电路的视频处理电路、通过所述视频处理电路连接于所述视频输入电路的视频输出电路以及同时连接于所述视频输入电路和所述视频处理电路的控制电路；其中，所述视频输入电路包括多路视频源输入接口和连接所述多路视频源输入接口的第一可编辑逻辑器件；所述第一可编辑逻辑器件用于在所述控制电路的控制下选择接收从所述多路视频源输入接口输入的至少一路视频源以得到待处理视频源，并将所述待处理视频源发送至所述视频处理电路；所述视频处理电路用于在所述控制电路的控制下对所述待处理视频源进行图像处理以得到待输出视频源，并将所述待输出视频源发送至所述视频输出电路以供输出；以及所述视频处理电路处理的所述待处理视频源的总分辨率不小于3840*2160。

在本申请的一个实施例中，所述视频处理电路包括视频处理芯片和连接所述视频处理芯片的第二可编辑逻辑器件；所述视频处理芯片用于在所述控制电路的控制下对所述待处理视频源进行第一处理以得到第一处理后视频源，以及将所述第一处理后视频源发送至所述第二可编辑逻辑器件，其中所述视频处理芯片处理的所述待处理视频源的总分辨率不小于3840*2160；所述第二可编辑逻辑器件用于在所述控制电路的控制下对所述第一处理后视频源进行第二处理得到第二处理后视频源，并将所述第二处理后视频源作为所述待输出视频源发送至所述视频输出电路。

在本申请的一个实施例中，所述视频处理电路包括第二可编辑逻辑器件；所述第二可编辑逻辑器件用于在所述控制电路的控制下对所述待处理视频源进行图像处理得到所述待输出视频源，并将所述待输出视频源发送至所述视频输出电路；其中，所述第二可编辑逻辑器件处理的由所述第一可编辑逻辑器件提供的总分辨率不小于3840*2160的视频源。

在本申请的一个实施例中，所述多路视频源输入接口包括多路板载视频接口和多路选配视频接口，所述视频输入电路还包括：输入处理电路、和与所述多路板载视频接口一一对应的多路板载视频环出接口；所述输入处理电路连接所述多路板载视频接口和所述多路板载视频环出接口，且通过第三总线连接所述第一可编辑逻辑器件；所述多路板载视频环出接口用于级联后级视频处理器。

在本申请的一个实施例中，所述多路选配视频接口包括至少一路水平分辨率不小于3840的视频源输入接口。

在本申请的一个实施例中，所述第一可编辑逻辑器件还用于在所述控制电路的控制下选择从所述多路视频源输入接口输入的第二视频源作为预监视频源，以及将所述预监视频源发送至所述第二可编辑逻辑器件、以由所述第二可编辑逻辑器件发送至所述视频输出电路以供预监。

在本申请的一个实施例中，所述预监视频源通过第二总线传输至所述第二可编辑逻辑器件，所述第二总线包括一路用于传输位宽为30位的RGB图像数据的并行总线，所述预监视频源通过所述并行总线发送至所述第二可编辑逻辑器件。

在本申请的一个实施例中，所述待处理视频源通过第一总线传输至所述视频处理电路，所述第一总线包括多路并行总线、且每一路并行总线用于传输位宽为30位的RGB图像数据；所述待处理视频源通过所述多路并行总线发送至所述视频处理电路。

在本申请的一个实施例中，所述视频输出电路包括：数字视频接口、网口、光纤接口，第一输出处理电路、第二输出处理电路和第三输出处理电路；所述数字视频接口通过所述第一输出处理电路连接所述第二可编辑逻辑器件，所述网口通过所述第二输出处理电路连接所述第二可编辑逻辑器件，以及所述光纤接口通过所述第三输出处理电路连接所述第二可编辑逻辑器件。

另外，本申请实施例提出的一种显示系统，包括：视频处理器、接收卡和自发光显示屏；其中，所述视频处理器为如上述中任意一项所述的视频处理器，所述自发光显示屏通过所述接收卡连接所述视频处理器的所述视频输出电路且用于接收所述视频处理器的所述视频输出电路输出的所述待输出视频源进行显示。

由上可知，本申请上述技术方案可以具有如下一个或多个有益效果：本申请提供的视频处理器，具有多窗口、多模式以及高缩放性能，提高了视频处理器的视频处理能力，且可以实现总分辨率不小于3840*2160的视频源的视频处理和发送功能；具有大带载能力，解决了现有视频处理器带载能力小、需要级联才能带载4K显示屏的问题；本申请提供的视频处理器支持多个视频处理器级联，可以实现同步拼接功能，驱动无限大的自发光显示屏。

通过以下参考附图的详细说明，本申请的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本申请的范围的限定。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为现有技术中的一种驱动4K*1K显示屏的架构示意图；

图2为本申请第一实施例提供一种视频处理器的架构示意图；

图3为本申请第一实施例提供一种视频处理器的结构示意图；

图4为本申请第一实施例提供一种视频处理器中的视频输入电路的结构示意图；

图5为本申请第一实施例提供一种视频处理器中的视频输出电路的结构示意图；

图6为本申请第一实施例提供一种视频处理器的具体示意图；

图7为本申请第二实施例提供的一种视频处理器的结构示意图；

图8为本申请第三实施例提供一种显示系统的架构示意图。

【附图标记说明】

10：视频处理器；11：视频输入电路；12：视频处理电路；13：视频输出电路；14：控制电路；15：壳体；111：多路视频源输入接口；1111：多路板载视频接口；1112：多路选配视频接口；1113：多路板载视频环出接口；112：可编辑逻辑器件；1131：输入处理电路；1132：输入处理电路；121：视频处理芯片；122：可编辑逻辑器件；1311：数字视频接口；1312：网口；1313：光纤接口；1321：输出处理电路；1322：输出处理电路；1323：输出处理电路；

20：视频处理器；21：视频输入电路；22：视频处理电路；23：视频输出电路；24：控制电路；25：壳体；211：多路视频源输入接口；212：可编辑逻辑器件；222：可编辑逻辑器件；

30：显示系统；31：视频处理器；32：接收卡；33：自发光显示屏。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来说明本申请。

为了使本领域普通技术人员更好地理解本申请的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其他步骤或单元。

还需要说明的是，本申请中多个实施例的划分仅是为了描述的方便，不应构成特别的限定，各种实施例中的特征在不矛盾的情况下可以相结合，相互引用。

【第一实施例】

如图2所示，其为本申请第一实施例提供的一种视频处理器的架构示意图。视频处理器10包括：壳体15，以及设置在壳体15内的视频输入电路11、连接于视频输入电路11的视频处理电路12、通过视频处理电路12连接于视频输入电路11的视频输出电路13以及同时连接视频输入电路11和视频处理电路12的控制电路14。

其中，视频输入电路11包括多路视频源输入接口111和连接多路视频源输入接口111的可编辑逻辑器件112。可编辑逻辑器件112用于在控制电路14的控制下选择接收从多路视频源输入接口111输入的至少一路视频源以得到待处理视频源，并将所述待处理视频源发送至视频处理电路12。视频处理电路12用于在控制电路14的控制下对所述待处理视频源进行图像处理以得到待输出视频源，并将所述待输出视频源发送至视频输出电路13以供输出。视频处理电路12处理的待处理视频源的总分辨率不小于3840*2160。需要说明的是，提到的总分辨率不小于3840*2160是指包括的像素点数量为不小于3840*2160的乘积，也即8294400个像素点，对视频源的数量、单个像素行的像素点数量(水平分辨率)以及像素行的数量(垂直分辨率)不做限制；换而言之，视频处理电路12至少能够处理4K*2K分辨率视频源。

进一步地，前述待处理视频源通过第一总线传输至视频处理电路12。提到的第一总线例如包括多路并行总线、且每一路并行总线用于传输位宽为30位的RGB图像数据；所述待处理视频源通过所述多路并行总线发送至视频处理电路12。

进一步地，如图3所示，前述的视频处理电路12例如包括视频处理芯片121和连接视频处理芯片121的可编辑逻辑器件122。视频处理芯片121用于在控制电路14的控制下对前述待处理视频源进行第一处理以得到第一处理后视频源，以及将所述第一处理后视频源发送至可编辑逻辑器件122，其中视频处理芯片121处理的所述待处理视频源的总分辨率不小于3840*2160，且所述总分辨率不小于3840*2160的视频源例如4K视频源可以分割成四路视频信号提供至视频处理芯片121。可编辑逻辑器件122用于在控制电路14的控制下对所述第一处理后视频源进行第二处理得到第二处理后视频源，并将所述第二处理后视频源作为所述待输出视频源发送至视频输出电路13。

进一步地，本实施例中提到的视频处理芯片121例如具有4K*2K的视频图像处理能力，且缩放性能极好。前述的第一处理例如包括任意缩放、裁剪和去隔行操作。视频处理芯片121例如将所述第一处理后视频源例如通过LVDS(Low-Voltage DifferentialSignaling，低电压差分信号)总线送到可编辑逻辑器件122。前述的第二处理例如包括拼接和多图层处理等操作。可编辑逻辑器件122输出的第二处理后视频源例如支持4个图层。

进一步地，如图4所示，前述多路视频源输入接口111例如包括多路板载视频接口1111和多路选配视频接口1112，视频输入电路11还包括：输入处理电路1131、和与多路板载视频接口1111一一对应的多路板载视频环出接口1113。输入处理电路1131连接多路板载视频接口1111和多路板载视频环出接口1113，且通过第三总线连接可编辑逻辑器件112。多路板载视频环出接口1113用于级联后级视频处理器。

其中，多路板载视频接口1111支持c1080P视频源，输入处理电路1131例如包括视频分配器和连接视频分配器的视频解码器，多路板载视频接口1111和多路板载视频环出接口1113分别连接于视频分配器。多路选配视频接口1112包括至少一路水平分辨率不小于3840的视频源输入接口，或称4K视频源输入接口，像4K*2K视频源输入接口、4K*1K视频源输入接口等。提到的第三总线例如为可以传输位宽为30位的RGB图像数据的并行总线，其对应每个颜色图像像素点数据为10位。多路视频源输入接口111可支持10Bit色深深度。

进一步地，多路选配视频接口1112例如为SDI(serial digital interface，串行数字接口)接口、HDMI(High Definition Multimedia Interface，高清晰度多媒体接口)接口、DVI(Digital Visual Interface)接口和/或DP(Display Port)接口的任意组合。即多路选配视频接口1112可根据用户的需求进行任意选配接口类型和环出功能。此外，前述提到的水平分辨率不小于3840的视频源输入接口例如为HDMI 1.4接口、DP 1.1接口或双链路DVI接口。环出接口的设计实现了多个视频处理器级联的同步拼接功能，使得理论上可以带载无限大的显示屏。

进一步地，如图4所示，视频输入电路11例如还包括输入处理电路1132，输入处理电路1132连接多路选配视频接口1112和可编辑逻辑器件112。其中，输入处理电路1132根据与其对应连接的选配视频接口类型进行设置。举例而言，当选配视频接口为HDMI接口时，与其连接的输入处理电路包括HDMI视频解码芯片。当选配视频接口为DVI接口时，与其连接的输入处理电路包括DVI视频解码芯片。当选配视频接口为DP接口时，与其连接的输入处理电路包括DP视频解码芯片。当选配视频接口为SDI接口时，与其连接的输入处理电路包括SDI视频解码芯片。

进一步地，可编辑逻辑器件112例如还用于在控制电路114的控制下选择从多路视频源输入接口111输入的第二视频源作为预监视频源，以及将所述预监视频源发送至可编辑逻辑器件122、以由可编辑逻辑器件122发送至视频输出电路13以供预监。如此一来，视频处理器10则兼具预监功能。

进一步地，前述预监视频源通过第二总线传输至第二可编辑逻辑器件，提到的第二总线例如包括一路用于传输位宽为30位的RGB图像数据的并行总线(30Bit R/G/B)，预监视频源通过所述一路并行总线发送至可编辑逻辑器件122。

进一步地，如图5所示，前述的视频输出电路13例如包括：数字视频接口1311、网口1312和光纤接口1313、输出处理电路1321、输出处理电路1322和输出处理电路1323。数字视频接口1311通过输出处理电路1321连接可编辑逻辑器件122，网口1312通过输出处理电路1322连接可编辑逻辑器件122，以及光纤接口1313通过输出处理电路1323连接可编辑逻辑器件122。

具体地，前述数字视频接口1311例如为DVI视频输出接口，DVI视频输出接口例如可用于输出所述预监视频源以供预监。需要说明的是，当预监视频源为4K*1K视频源时，数字视频接口1311可设置为两路以输出预监视频源。此处的数字视频接口1311支持12Bit色彩深度输出。前述的网口1312例如为多路千兆网口。多路千兆网口例如为8路千兆网口，可实现大带载，例如可以直接带载4K*2K的显示屏。前述的光纤接口1313例如为10G光纤接口。网口1312或光纤接口1313用于输出所述待输出视频源至显示屏进行显示。其中光纤接口1313例如为两路10G光纤接口，其中一路作为主控光纤接口以用于远距离连接显示屏，另一路作为备用光纤接口。采用8路千兆网口或10G光纤接口输出所述待输出视频源，可支持4K*2K/30Hz视频源输出。其中，光纤接口带有热备份，即支持在线备份的功能。

进一步地，数字视频接口1311为DVI视频输出接口时，输出处理电路1321包括DVI视频编码芯片。网口1312为千兆网口时，输出处理电路1322例如包括千兆以太网PHY芯片。光纤接口1313为10G光纤接口时，输出处理电路1323例如包括SFP光模块。

进一步地，前述提到的可编辑逻辑器件112和可编辑逻辑器件122例如为FPGA(Field Programmable Gate Array，现场可编程门阵列)。前述提到的控制电路例如包括微控制器，微控制器例如为MCU或ARM处理器。

此外，用户通过网络或人机交互界面例如旋钮、按钮等将需要的配置信息发给控制电路的微控制器，控制电路的微控制器将接收的配置信息解析后分别传递给可编辑逻辑器件112和视频处理电路113以根据用户需求完成相应的功能。

下面，为了更好地理解本实施例，下面结合图6对本实施例视频处理器10的具体实施方式进行更详细的说明。

如图6所示，视频处理器的视频输入电路中设置了7路视频源输入通道，且各路互不影响。7路视频源输入通道包括2路板载视频接口和5路选配视频接口。此外还包括与2路板载视频接口分别一一对应的2路板载视频环出接口，其支持1080P视频信号。5路选配视频接口为可任意选配的视频输入接口，其中一路默认可接收水平分辨率不小于3840的视频源，或称4K视频源(像4K*2K视频源、4K*1K视频源等)。这5路可任意选配的输入接口可以根据客户需求任意选配接口类型及环出功能。若选配接口均为可接收水平分辨率不小于3840的视频源的输入接口，则此视频处理器可支持3路水平分辨率不小于3840的视频源的输入接口，此外，环出接口设计可以让多个视频处理器的级联同步拼接功能成为可能，具有无限大的带载能力。视频处理器还支持8路千兆网口、2路10G光纤接口以及2路DVI接口的视频源输出。

其中，FPGA1从输入视频源中最多选择4路视频源，通过四路30Bit R/G/B的并行总线送至视频处理芯片。30Bit R/G/B的并行总线是指传输位宽为30位的RGB图像数据的并行总线。FPGA1可以根据控制电路的要求，将预监视频源通过30BitR/G/B的并行总线直接送至FPGA2输出显示。

视频处理芯片具有4K视频图像处理能力，且缩放性能极好。在本视频处理器中，视频处理芯片可根据控制电路的要求对输入的视频源进行任意缩放、裁剪和去隔行处理，然后将处理后的视频源经由LVDS总线送到FPGA2。

FPGA2将收到的处理后的视频源，根据控制系统的要求对其进行处理输出。经由FPGA2处理后的视频源通过处理电路例如其8路PHY芯片处理后由8路千兆网口输出显示，或经由FPGA2处理后的视频源通过处理电路例如其SFP光模块由10G光纤接口输出显示。经由FPGA2处理后输出的视频源可以支持4个窗口即支持4个图层。此外，FPGA2直接将接收到的预监视频源经过处理电路例如其DVI视频编码芯片输出至DVI视频输出接口以预监。需要说明的是，预监视频源若为1080P，此时两路DVI视频输出接口可以输出完全相同的视频源以供预监。

控制电路采用微控制器例如ARM或MCU来实现外部和内部数据的交互和传递。具体地，用户通过网络或者人机交互界面将当前的配置信息发送给微控制器，微控制器将收到的配置信息进行解析后，传递给FPGA1、视频处理芯片和FPGA2，以使得FPGA1、视频处理芯片和FPGA2根据用户要求完成相应的功能。

如图6所示的视频处理器可同时支持7个独立的输入通道，可以支持4K*2K/30Hz，其中5路输入接口可任意选配，最少支持2路环出功能，最大支持7路环出功能；支持多机级联同步拼接功能可理论上驱动无限大的LED屏幕显示，实现大带载；配备专用的处理水平分辨率不小于3840的视频源的视频处理芯片，实现视频源的去隔行和极好的缩放效果；采用8个千兆网口或10G光纤接口输出，可以支持4K*2K/30Hz，且支持两路12Bit色彩深度的DVI视频源输出。

综上所述，本实施例提供的视频处理器，具有多窗口、多模式以及高缩放性能，提高了视频处理器的视频处理能力，且可以实现总分辨率不小于3840*2160的视频源的视频处理和发送功能；具有大带载能力，解决了现有视频处理器带载能力小，需要级联才能带载4K显示屏的问题；本实施例提供的视频处理器支持多个视频处理器级联，可以实现同步拼接功能，理论上驱动无限大的自发光显示屏例如LED显示屏。

【第二实施例】

如图7所示，其为本申请第二实施例提供的一种视频处理器的结构示意图。视频处理器20包括：壳体25和设置在壳体25内的视频输入电路21、连接于视频输入电路21的视频处理电路22、通过视频处理电路22连接于视频输入电路21的视频输出电路23以及同时连接视频输入电路21和视频处理电路22的控制电路24。

其中，视频输入电路21包括多路视频源输入接口211和连接多路视频源输入接口211的可编辑逻辑器件212。可编辑逻辑器件212用于在控制电路24的控制下选择接收从多路视频源输入接口211输入的至少一路视频源以得到待处理视频源，并将所述待处理视频源发送至视频处理电路22。视频处理电路22用于在控制电路24的控制下对所述待处理视频源进行图像处理以得到待输出视频源，并将所述待输出视频源发送至视频输出电路23以供输出。视频处理电路22能够处理的所述待处理视频源的总分辨率不小于3840*2160。

本实施例提出的视频处理器20与第一实施例提出的视频处理器10的区别在于，本实施例中视频处理电路22没有设置专用视频处理芯片，而设置了可编辑逻辑器件222。专用视频处理芯片的功能由可编辑逻辑器件222来兼任实现。即在本实施例中，可编辑逻辑器件222可以实现第一实施例中的视频处理芯片121和可编辑逻辑器件122的功能。可编辑逻辑器件222用于在控制电路24的控制下对所述待处理视频源进行图像处理得到所述待输出视频源，并将所述待输出视频源发送至视频输出电路23。其中，可编辑逻辑器件222处理的由可编辑逻辑器件212提供的总分辨率不小于3840*2160的视频源。本实施例提供的视频处理器20的其他结构以及相应的功能介绍可参考第一实施例，在此不再赘述。

综上所述，本实施例提供的视频处理器20，具有多窗口、多模式以及高缩放性能，提高了视频处理器的视频处理能力，且可以实现总分辨率不小于3840*2160的视频源的视频处理和发送功能；具有大带载能力，解决了现有视频处理器带载能力小，需要级联才能带载4K显示屏的问题；本申请提供的视频处理器支持多个视频处理器级联，可以实现同步拼接功能，理论上驱动无限大的自发光显示屏。

【第三实施例】

如图8所示，其为本申请第三实施例提供的一种显示系统的架构示意图。显示系统30例如包括视频处理器31、接收卡32和自发光显示屏33。

其中，视频处理器31为如第一实施例或第二实施例所述的视频处理器10/20。视频处理器31的介绍可参考第一实施例和第二实施例，为了简洁，在此不再对视频处理器进行重复的介绍。

接收卡32典型地配置有网口，用于与视频处理器31的视频输出电路连接。

自发光显示屏33通过接收卡32连接视频处理器31的视频输出电路、且用于接收视频处理器的视频输出电路输出的待输出视频源进行显示。自发光显示屏33例如为由多个LED箱体拼接而成的LED显示屏。需要说明的是，接收卡32和自发光显示屏33通常位于视频处理器31的壳体外。

综上所述，本实施例提供的显示系统30，其包括的视频处理器具有多窗口、多模式以及高缩放性能，提高了视频处理器的视频处理能力，且可以实现总分辨率不小于3840*2160的视频源的视频处理和发送功能；具有大带载能力，解决了现有视频处理器带载能力小，需要级联才能带载4K显示屏的问题；本实施例提供的显示系统中的视频处理器支持多个视频处理器级联，可以实现同步拼接功能，理论上驱动无限大的自发光显示屏。

至此，本文中应用了具体个例对本申请的视频处理器和显示系统的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制，本申请的保护范围应以所附的权利要求为准。

Claims (8)

1.一种视频处理器，其特征在于，包括：壳体和设置在所述壳体内的视频输入电路、连接于所述视频输入电路的视频处理电路、通过所述视频处理电路连接于所述视频输入电路的视频输出电路以及同时连接于所述视频输入电路和所述视频处理电路的控制电路；其中，

所述视频输入电路包括多路视频源输入接口和连接所述多路视频源输入接口的第一可编辑逻辑器件；

所述第一可编辑逻辑器件用于在所述控制电路的控制下选择接收从所述多路视频源输入接口输入的至少一路视频源以得到待处理视频源，并将所述待处理视频源发送至所述视频处理电路；

所述视频处理电路用于在所述控制电路的控制下对所述待处理视频源进行图像处理以得到待输出视频源，并将所述待输出视频源发送至所述视频输出电路以供输出；以及

所述视频处理电路处理的所述待处理视频源的总分辨率不小于3840*2160；

其中，所述视频处理电路还用于在所述控制电路的控制下接收所述第一可编辑逻辑器件选择的一路视频源作为预监视频源，并将所述预监视频源发送至所述视频输出电路以供预监；

其中，所述视频处理电路包括视频处理芯片和连接所述视频处理芯片的第二可编辑逻辑器件；

所述视频处理芯片用于在所述控制电路的控制下对所述待处理视频源进行第一处理以得到第一处理后视频源，以及将所述第一处理后视频源发送至所述第二可编辑逻辑器件，其中所述视频处理芯片处理的所述待处理视频源的总分辨率不小于3840*2160，所述第一处理包括一下至少一种：任意缩放、裁剪和去隔行；

所述第二可编辑逻辑器件用于在所述控制电路的控制下对所述第一处理后视频源进行第二处理得到第二处理后视频源，并将所述第二处理后视频源作为所述待输出视频源发送至所述视频输出电路，所述第二处理包括以下至少一种：拼接和多图层处理。

2.根据权利要求1所述的视频处理器，其特征在于，所述多路视频源输入接口包括多路板载视频接口和多路选配视频接口，所述视频输入电路还包括：输入处理电路、和与所述多路板载视频接口一一对应的多路板载视频环出接口；所述输入处理电路连接所述多路板载视频接口和所述多路板载视频环出接口，且通过第三总线连接所述第一可编辑逻辑器件；所述多路板载视频环出接口用于级联后级视频处理器。

3.根据权利要求2所述的视频处理器，其特征在于，所述多路选配视频接口包括至少一路水平分辨率不小于3840的视频源输入接口。

4.根据权利要求1所述的视频处理器，其特征在于，所述第一可编辑逻辑器件还用于在所述控制电路的控制下选择从所述多路视频源输入接口输入的第二视频源作为预监视频源，以及将所述预监视频源发送至所述第二可编辑逻辑器件、以由所述第二可编辑逻辑器件发送至所述视频输出电路以供预监。

5.根据权利要求4所述的视频处理器，其特征在于，所述预监视频源通过第二总线传输至所述第二可编辑逻辑器件，所述第二总线包括一路用于传输位宽为30位的RGB图像数据的并行总线，所述预监视频源通过所述并行总线发送至所述第二可编辑逻辑器件。

6.根据权利要求1所述的视频处理器，其特征在于，所述待处理视频源通过第一总线传输至所述视频处理电路，所述第一总线包括多路并行总线、且每一路并行总线用于传输位宽为30位的RGB图像数据；所述待处理视频源通过所述多路并行总线发送至所述视频处理电路。

7.根据权利要求1所述的视频处理器，其特征在于，所述视频输出电路包括：数字视频接口、网口、光纤接口，第一输出处理电路、第二输出处理电路和第三输出处理电路；所述数字视频接口通过所述第一输出处理电路连接所述第二可编辑逻辑器件，所述网口通过所述第二输出处理电路连接所述第二可编辑逻辑器件，以及所述光纤接口通过所述第三输出处理电路连接所述第二可编辑逻辑器件。

8.一种显示系统，其特征在于，包括：视频处理器、接收卡和自发光显示屏；其中，所述视频处理器为如权利要求1至7中任意一项所述的视频处理器，所述自发光显示屏通过所述接收卡连接所述视频处理器的所述视频输出电路且用于接收所述视频处理器的所述视频输出电路输出的所述待输出视频源进行显示。

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