CN209120335U - 一种hdmi高画质同步去隔行系统 - Google Patents

Abstract

本实用新型涉及一种HDMI高画质同步去隔行系统，将MCU控制模块通过同步时钟总线连接第一FPGA模块，从而为第一FPGA模块提供同步时钟，实现多路视频信号的同步；同时，第一FPGA模块开辟了隔行信号存储区和逐行信号存储区，以实现隔行信号到逐行信号的转换，完成去隔行操作。能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。

Description

一种HDMI高画质同步去隔行系统

技术领域

本实用新型涉及视频处理器技术领域，具体涉及一种HDMI高画质同步去隔行系统。

背景技术

视频处理器是一种具有支持VGA、复合视频、SDI信号以及数字HDMI等多种输入信号功能的视频数据处理设备。2002年日立、松下、飞利浦、 Silicon Image、索尼、汤姆逊、东芝共七家公司成立了 HDMI 组织，颁布了高清晰数字多媒体接口 HDMI标准。HDMI协议通过对视频信号、音频信号和控制信号的时分控制，实现了音视频的同时传输。HDMI的信号传输过程包括3个期间：视频数据传输期、岛屿数据传输期和控制数据传输期，在岛屿数据传输期， HDMI 数据线上出现音频数据和辅助数据（信息帧和场行同步信号），同步信号可以很好实现单路HDMI音视频同步。但传统HDMI输入模块各个输入接口无统一的同步时序，这就导致多个HDMI信号相互间没有统一的同步信息，多个HDMI输入信号之间就无法同步，这就导致视频处理器拼接出的画面视频不同步，影响客户体验。

另外，传统HDMI系统没有去交错Deinterlace算法功能，去交错是将交错式（interlace）视频信号转换为渐进式（progressive）逐行扫描视频信号的方法。而现在新型的显示设备都是使用逐行扫描，在逐行扫描设备上直接播放交错式影像会产生严重的闪烁现象，且因为交错式信号两行只有一行有影像，另一行则是全黑的，所以亮度相比逐行信号会减少一半。

有鉴于此，本发明人针对上述HDMI系统存在的诸多问题进行深入构思，进而提出本实用新型。

实用新型内容

本实用新型的目的在于提供一种HDMI高画质同步去隔行系统，其能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。

为实现上述目的，本实用新型采用的技术方案是：

一种HDMI高画质同步去隔行系统，其包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块，

所述均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，输出端则连接第一FPGA模块的信号输入端，所述第一FPGA模块的时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块的信号输入端；所述第二FPGA模块的时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块；所述TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块；

所述第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，所述隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区；

隔行Y信号存储区用于存储偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区；所述隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区；所述逐行Y信号存储区中存储了逐行排列的Y信号；所述逐行UV信号存储区中存储了逐行排列的UV信号。

所述均衡及解串模块采用IT6604芯片实现。

所述TMDS高速信号驱动模块采用SIL9134芯片实现。

采用上述方案后，本实用新型将MCU控制模块通过同步时钟总线连接第一FPGA模块，从而为第一FPGA模块提供同步时钟，实现多路视频信号的同步；同时，第一FPGA模块开辟了隔行信号存储区和逐行信号存储区，以实现隔行信号到逐行信号的转换，完成去隔行操作。能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。

附图说明

图1为本实用新型的系统原理框图；

图2为本实用新型的流程图；

图3为本实用新型第一FPGA中的视频信息存储示意图。

具体实施方式

如图1所示，本实用新型揭示了一种HDMI高画质同步去隔行系统，其包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块。

其中，均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，以便输入远距离传输后的高速HDMI信号，输出端则连接第一FPGA模块。该均衡及解串模块用于对高速HDMI模块进行均衡处理，并将均衡处理后的高速HDMI信号转换为低速的YUV格式TTL信号，并将该TTL信号传输至第一FPGA模块。

第一FPGA模块的信号输入端连接均衡及解串模块的输出端，时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块。该第一FPGA模块根据MCU控制模块输出的同步时钟对输入的多路TTL信号进行同步处理，第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，用于存储YUV格式的TTL信号。其中，隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区。

隔行Y信号存储区中存储了偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区。隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区。逐行Y信号存储区中存储了逐行排列的Y信号。逐行UV信号存储区中存储了逐行排列的UV信号。该第一FPGA模块将逐行Y信号存储区和逐行UV信号存储区的Y信号、UV信号按顺序读出后，转换为LVDS信号，并传输至第二FPGA模块中。

第二FPGA模块的信号输入端连接第一FPGA模块的输出端，时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块。该第二FPGA模块根据MCU控制模块输出的同步时钟对其收到的多路LVDS信号进行同步处理及多画面处理，并将LVDS信号转换为TTL信号，然后传输至TMDS高速信号驱动模块。

TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块。该TMDS高速信号驱动模块用于将其接收的TTL信号转换为TMDS信号，并传输至背板传输模块。

如图2和图3所示，采用上述系统进行同步和去隔行的处理具体如下：

步骤1、将至少两路经远距离传输后的高速HDMI信号送入均衡及解串模块中，进行均衡处理以及格式转换，获取低速信号的YUV格式的TTL信号。

步骤2、将至少两路的YUV格式的TTL信号送入第一FPGA模块中，进行同步处理和去隔行处理，具体如下：

第一FPGA模块接收到多路TTL信号时，判断是否接收到MCU控制模块输出的同步时钟，若没有接收到同步时钟，则继续等待同步时钟的输入。当接收到同步时钟时，第一FPGA模块根据同步时钟对多路TTL信号进行同步处理。

同步处理完成后，对同步后的TTL信号进行去隔行处理：

第一FPGA模块开辟出隔行信号存储区和逐行信号存储区，其中，隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区。

将每一路同步后的TTL信号的Y信号的偶数行存入隔行Y信号存储区中，即将第0行的Y信号存入该隔行Y信号存储区的地址0中，第2行的Y信号存入该隔行Y信号存储区的地址1中，以此类推，直至所有偶数行的Y信号均存储完毕；偶数行的Y信号存储完毕后，继续将Y信号的奇数行存入隔行Y信号存储区中。如图所示，Y信号的最后一个偶数行存入隔行Y信号存储区的地址1023中，那么，Y信号的奇数行则从地址1024开始存储。

将每一路同步后的TTL信号的UV信号的偶数行存入隔行UV信号存储区中，即将第0行的UV信号存入该隔行UV信号存储区的地址0中，第2行的Y信号存入该隔行UV信号存储区的地址1中，以此类推，直至所有偶数行的UV信号均存储完毕；偶数行的UV信号存储完毕后，继续将UV信号的奇数行存入隔行Y信号存储区中。如图所示，UV信号的最后一个偶数行存入隔行UV信号存储区的地址1023中，那么，UV信号的奇数行则从地址1024开始存储。

将隔行Y信号存储区的偶数行Y信号和奇数行Y信号读出，并存入逐行Y信号存储区中，存储时，偶数行Y信号按序存入逐行Y信号存储区的偶数地址中,奇数行Y信号按序存入逐行Y信号存储区的奇数地址中。例如，按地址顺序读出隔行Y信号存储区中的Y信号，首先读出的是偶数行Y信号，按如下方式进行存储：Y【0000】存入逐行Y信号存储区的地址0中，Y【0002】存入逐行Y信号存储区的地址2中，以此类推，直至将偶数行Y信号全部存入逐行Y信号存储区。然后读出的是奇数行Y信号，按如下方式进行存储：Y【0001】存入逐行Y信号存储区的地址1中，Y【0003】存入逐行Y信号存储区的地址3中，以此类推，直至将奇数行Y信号全部存入逐行Y信号存储区，即完成逐行Y信号的存储。

将隔行UV信号存储区的偶数行UV信号和奇数行UV信号读出，并存入逐行UV信号存储区中，存储时，偶数行UV信号按序存入逐行UV信号存储区的偶数地址中,奇数行UV信号按序存入逐行UV信号存储区的奇数地址中。例如，按地址顺序读出隔行UV信号存储区中的UV信号，首先读出的是偶数行UV信号，按如下方式进行存储：UV【0000】存入逐行UV信号存储区的地址0中，UV【0002】存入逐行UV信号存储区的地址2中，以此类推，直至将偶数行UV信号全部存入逐行UV信号存储区。然后读出的是奇数行UV信号，按如下方式进行存储：UV【0001】存入逐行UV信号存储区的地址1中，UV【0003】存入逐行UV信号存储区的地址3中，以此类推，直至将奇数行UV信号全部存入逐行UV信号存储区，即完成逐行UV信号的存储。

Y信号和UV信号全部存入逐行Y信号存储区和逐行UV信号存储区后，即完成了隔行信号到逐行信号的转换。

去隔行扫描不仅仅完成简单的隔行信号转逐行信号的问题，对于图片和静止的信号，将隔行信号转为逐行信号无法分辨出差异，而对于运动的图像，若不进行补偿将将影响后端视频输出的画面质量。为此，本实用新型引入了时域降噪因子，以解决运动补偿的问题，具体如下：

首先判断出视频信号是否为运动视频信号，若为运动视频信号，则继续判断慢运动视频信号或快速运动视频信号，当为慢速运动视频信号或快速运动视频信号时，在视频信号中引入时域降噪因子，从而进行视频信号的运动补偿。

步骤3、去隔行处理完成后，第一FPGA模块从逐行信号存储区中读出TTL信号，然后转换为LVDS信号输出至第二FPGA模块。第二FPGA模块对LVDS信号进行高速信号恢复并转换为低速TTL信号，并根据MCU控制模块输出的内部同步时钟或背板传输的外部同步时钟进行同步处理，同步处理后送入TMDS高速信号驱动模块中。

步骤4、TMDS高速信号驱动模块将其接收的TTL信号进行格式转换为TMDS信号，并输送至背板传输模块。

本实用新型的关键在于，本实用新型将MCU控制模块通过同步时钟总线连接第一FPGA模块，从而为第一FPGA模块提供同步时钟，实现多路视频信号的同步；同时，第一FPGA模块开辟了隔行信号存储区和逐行信号存储区，以实现隔行信号到逐行信号的转换，完成去隔行操作。能够实现多个HDMI输入信号之间的同步以及去隔行，保证后端输出视频画面的质量。此外，本实用新型通过MCU控制模块和背景传输模块连接第二FPGA模块，从而为第二FPGA模块提供内部同步时钟和外部同步时钟，进一步保证了多路视频信号之间的同步，或者多路视频信号与外部信号之间的同步，保证了多画面拼接的画面质量。

以上所述，仅是本实用新型实施例而已，并非对本实用新型的技术范围作任何限制，故凡是依据本实用新型的技术实质对以上实施例所作的任何细微修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims (3)

1.一种HDMI高画质同步去隔行系统，其特征在于：包括均衡及解串模块、第一FPGA模块、第二FPGA模块、MCU控制模块、时钟IC、同步时钟总线和背板传输模块，

所述均衡及解串模块采用IT6604芯片实现，其输入端连接HDMI输入接口，输出端则连接第一FPGA模块的信号输入端，所述第一FPGA模块的时钟输入端则通过同步时钟总线连接MCU控制模块，输出端则连接第二FPGA模块的信号输入端；所述第二FPGA模块的时钟输入端通过同步时钟总线连接MCU控制模块以及背板传输模块，输出端则连接TMDS高速信号驱动模块；所述TMDS高速信号驱动模块采用SIL9134芯片实现，其输入端连接第二FPGA模块，输出端则连接背板传输模块；

所述第一FPGA模块开辟有隔行信号存储区和逐行信号存储区，所述隔行信号存储区包括隔行Y信号存储区、隔行UV信号存储区；逐行信号存储区包括逐行Y信号存储区、逐行UV信号存储区；

隔行Y信号存储区用于存储偶数行的Y信号和奇数行的Y信号，该偶数行的Y信号和奇数行的Y信号按分开存储的方式存储在隔行Y信号存储区；所述隔行UV信号存储区中存储了偶数行的UV信号和奇数行的UV信号，该偶数行的UV信号和奇数行的UV信号按分开存储的方式存储在隔行UV信号存储区；所述逐行Y信号存储区中存储了逐行排列的Y信号；所述逐行UV信号存储区中存储了逐行排列的UV信号。

2.根据权利要求1所述的一种HDMI高画质同步去隔行系统，其特征在于：所述均衡及解串模块采用IT6604芯片实现。

3.根据权利要求1所述的一种HDMI高画质同步去隔行系统，其特征在于：所述TMDS高速信号驱动模块采用SIL9134芯片实现。