CN111448612B - 具有并联阻抗调整电路系统的存储器装置和系统和其操作方法 - Google Patents

具有并联阻抗调整电路系统的存储器装置和系统和其操作方法 Download PDF

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Abstract

提供了与通过公共时钟信号进行的存储器操作有关的方法、系统和设备。包含一或多个存储器装置的存储器装置或系统可通过公共时钟信号进行操作，而不会因接通或断开管芯上终端产生延迟。例如，一种存储器装置可以包括第一阻抗调整电路系统和第二阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗，所述第二阻抗调整电路系统被配置成向所述接收到的时钟信号提供第二阻抗。当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统并联连接到所述接收到的时钟信号时，所述第一阻抗和所述第二阻抗可以被配置成提供约等于所述时钟阻抗的组合阻抗。

Description

具有并联阻抗调整电路系统的存储器装置和系统和其操作 方法
相关申请的交叉引用
本申请要求于2017年11月9日提交的美国临时申请第62/583,608号的权益，所述美国临时申请通过引用整体并入本文。
技术领域
本公开总体上涉及存储器装置，并且更具体地涉及具有并联阻抗调整电路系统的存储器装置和系统和其操作方法。
背景技术
存储器装置广泛用于存储与如计算机、无线通信装置、相机、数字显示器等各种电子装置有关的信息。通过对存储器单元的不同状态进行编程来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等。存储器装置可以是易失性的或非易失性的。改进存储器装置通常可以包含增加存储器单元密度、增加读取/写入速度或以其它方式降低操作等待时间、增加可靠性、增加数据保留、降低功耗或降低制造成本以及其它度量。
附图说明
图1是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。
图2a和2b是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。
图3-6是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。
图7-10是示意性地展示了根据本发明技术的实施例的存储器系统的简化框图。
图11-13是展示了根据本发明技术的实施例的操作存储器装置和存储器系统的方法的流程图。
具体实施方式
存储器装置和存储器系统可以包含多个可单独寻址的存储器阵列、存储器列、存储器组、存储器通道或存储器容量的其它子分区。在一些此类装置和系统中，可以提供(例如，用于接收所施加的读取数据时钟WCK等的)单独的数据时钟端子以与每个可单独寻址的存储器阵列、存储器列、存储器组、存储器通道或其它子分区相对应。此方法允许仅在需要时才将单独的时钟信号提供给存储器的不同子分区。可替代地，可以将单个时钟信号提供给多个端子，但是此方法可能涉及根据是否正在访问对应的存储器子分区在每个端子处接通和断开管芯上终端。后一种方法可以简化存储器主机或控制器的设计(例如，减少其提供的离散时钟信号的数量)，但是可以不期望地增加在访问存储器的一个子分区与另一个子分区之间进行切换时的延迟(例如，由于调整不同时钟端子处的阻抗所需的时间)。因此，可以期望提供在存储器装置或系统中跨多个时钟端子共享公共时钟信号的方式，而没有由于访问存储器装置或系统的不同对应部分而引起的与接通和断开管芯上终端相关联的延迟。
因此，本发明技术的若干个实施例涉及存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中公共信号可以并联连接到多个端子而无需接通和断开管芯上终端(例如，没有调整不同端子处的阻抗的延迟)。在一个实施例中，提供了存储器装置，所述存储器装置包括：第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向接收到的时钟信号提供第二阻抗。当第一阻抗调整电路系统和第二阻抗调整电路系统并联连接到接收到的时钟信号时，第一阻抗和第二阻抗可以被配置成提供约等于时钟阻抗的组合阻抗。
图1是示意性地示出根据本发明技术的实施例的存储器装置100的框图。存储器装置100可以包含存储器单元的阵列，如存储器阵列150。存储器阵列150包含多个组(例如，图1的实例中的组0-15)，每个组包含多条字线(WL)、多条位线(BL)以及布置在字线与位线的交叉点处的多个存储器单元。对字线WL的选择由行解码器140执行，并且对位线BL的选择由列解码器145执行。为对应的位线BL提供感测放大器(SAMP)，并且将所述感测放大器连接到至少一个相应的局部I/O线对(LIOT/B)，所述局部I/O线对进而通过充当开关的传输门(TG)耦接到至少一个相应的主I/O线对(MIOT/B)。
存储器装置100可以采用多个端子(例如，外部端子、引脚、焊盘等，可以位于装置外部或内部的互连等)，其包含耦接到命令总线和地址总线以分别接收命令信号CMD和地址信号ADDR的命令和地址端子。存储器装置可以进一步包含用于接收芯片选择信号CS的芯片选择端子；用于接收时钟信号CK和CKF的时钟端子；用于接收数据时钟信号WCK和WCKF的数据时钟端子；数据端子DQ、RDQS、DBI和DMI；电源端子VDD、VSS、VDDQ和VSSQ。
可以从外部向命令端子和地址端子供应地址信号和组地址信号。向地址端子供应的地址信号和组地址信号通过命令/地址输入电路105传送到地址解码器110。地址解码器110接收地址信号，并且向行解码器140供应经解码的行地址信号(XADD)并且向列解码器145供应经解码的列地址信号(YADD)。地址解码器110还接收组地址信号(BADD)，并且向行解码器140和列解码器145两者供应组地址信号。
可以从存储器控制器向命令端子和地址端子供应命令信号CMD、地址信号ADDR和芯片选择信号CS。命令信号可以表示来自存储器控制器的各种存储器命令(例如，包含访问命令，所述访问命令可以包含读取命令和写入命令)。选择信号CS可以用于选择存储器装置100以对提供给命令端子和地址端子的命令和地址进行响应。当向存储器装置100提供激活CS信号时，解码命令和地址并且执行存储器操作。命令信号CMD可以通过命令/地址输入电路105以内部命令信号ICMD的形式提供给命令解码器115。命令解码器115包含用于解码内部命令信号ICMD以生成用于执行存储器操作的各种内部信号和命令的电路，所述信号和命令例如用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可以包含输出激活命令和输入激活命令，如计时命令CMDCK。
当发出读取命令并且随着读取命令及时供应行地址和列地址时，从存储器阵列150中由这些行地址和列地址指定的存储器单元中读取读取数据。读取命令由命令解码器115接收，所述命令解码器向输入/输出电路160提供内部命令，使得读取数据根据RDQS时钟信号通过读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI以及DMI输出到外部。读取数据在由可以编程在存储器装置100中(例如在模式寄存器(图1中未示出)中)的读取等待时间信息RL所限定的时间提供。读取等待时间信息RL可以根据CK时钟信号的时钟周期来限定。例如，当提供了相关联读取数据时，读取等待时间信息RL可以是CK信号的在存储器装置100接收到读取命令之后的多个时钟周期。
当发出写入命令并且随着所述命令及时供应行地址和列地址时，根据WCK和WCKF时钟信号将写入数据供应给数据端子DQ、DBI和DMI。写入命令由命令解码器115接收，所述命令解码器向输入/输出电路160提供内部命令，使得写入数据由输入/输出电路160中的数据接收器接收，并且通过输入/输出电路160以及读取/写入放大器155供应到存储器阵列150。写入数据写入在由行地址和列地址指定的存储器单元中。写入数据在由写入等待时间WL信息限定的时间提供给数据端子。写入等待时间WL信息可以编程在存储器装置100中，例如在模式寄存器(图1中未示出)中。写入等待时间WL信息可以根据CK时钟信号的时钟周期来限定。例如，当接收到相关联写入数据时，写入等待时间信息WL可以是CK信号的在存储器装置100接收到写入命令之后的多个时钟周期。
为电源端子供应电源电位VDD和VSS。这些电源电位VDD和VSS供应给内部电压发生器电路170。内部电压发生器电路170基于电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP可以在行解码器140中使用，内部电位VOD和VARY可以在包含在存储器阵列150中的感测放大器中使用，并且内部电位VPERI可以在许多其它电路块中使用。
还为电源端子供应电源电位VDDQ。电源电位VDDQ与电源电位VSS一起供应给输入/输出电路160。在本发明技术的实施例中，电源电位VDDQ的电位可以与电源电位VDD的电位相同。在本发明技术的另一个实施例中，电源电位VDDQ的电位可以与电源电位VDD的电位不同。然而，将专用电源电位VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
为时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以供应给时钟输入电路120。CK信号和CKF信号是互补的，并且WCK信号和WCKF信号是互补的。互补时钟信号具有相反的时钟电平，并且在同一时间在相反的时钟电平之间转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，并且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变为高时钟电平时，互补时钟信号从高时钟电平转变为低时钟电平，并且当时钟信号从高时钟电平转变为低时钟电平时，互补时钟信号从低时钟电平转变为高时钟电平。
包含在时钟输入电路120中的输入缓冲器接收外部时钟信号。例如，当由来自命令解码器115的CKE信号启用时，输入缓冲器接收CK信号和CKF信号以及WCK信号和WCKF信号。时钟输入电路120可以接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK供应给内部时钟电路130。内部时钟电路130基于接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启用信号CKE提供各种相位和频率控制的内部时钟信号。例如，内部时钟电路130可以包含时钟路径(图1中未示出)，所述时钟路径接收内部时钟信号ICLK并且向命令解码器115提供各种时钟信号。内部时钟电路130进一步提供输入/输出(IO)时钟信号。IO时钟信号供应给输入/输出电路160并且用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。IO时钟信号可以以多个时钟频率提供，使得数据可以以不同的数据速率从存储器装置100输出以及输入到所述装置。当期望高存储器速度时，较高的时钟频率可能是令人期望的。当期望较低功耗时，较低的时钟频率可能是令人期望的。内部时钟信号ICLK还供应给定时发生器135，并且因此可以生成各种内部时钟信号。
如图1的存储器装置100等存储器装置可以提供具有多个存储器阵列或具有被细分为多个可单独寻址的部分(例如，细分为多个通道、组等)的单个阵列的存储器容量。可替代地，存储器系统可以包含多个存储器装置，如图1的存储器装置100，其中每个存储器装置代表系统的存储器容量的可单独寻址的子分区(例如，列等)。因此，存储器装置或具有多个存储器装置、存储器列、存储器通道、存储器组等的存储器系统可以包含专用于一或多个但少于全部可单独寻址部分的多个外部数据时钟端子(例如，或其它时钟端子)。例如，多通道存储器装置可以包含与所述多个存储器通道相对应的多个外部数据时钟端子。根据本发明技术的实施例，在图2a和2b中以简化的示意图展示了一个此类存储器装置。
如参考图2a和2b可以看到的，存储器装置200包含存储器阵列210，所述存储器阵列细分为与第一通道相对应的第一多个存储器单元222和与第二通道相对应的第二多个存储器单元224。存储器装置200进一步包含分别与第一通道和第二通道相对应的第一外部数据时钟端子232和第二外部数据时钟端子234。第一外部数据时钟端子和第二外部数据时钟端子各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置200，以上参考图1更详细地阐述了所述存储器装置。
当操作存储器装置200时，可以将不同的外部数据时钟信号提供给第一外部数据时钟端子232和第二外部数据时钟端子234中的每个外部数据时钟端子，以促进与存储器阵列210的第一通道和第二通道的单独交互。然而，此类布置增加了必须提供不同的外部数据时钟信号的主机或存储器控制器的复杂性。然而，向外部数据时钟端子232和234两者提供相同的数据时钟信号WCK可以在阻抗匹配方面带来挑战。就这一点而言，为了减少可能由外部数据时钟信号WCK与存储器装置200之间的阻抗失配引起的数据时钟路径上的不期望的噪声，存储器装置200可以使用管芯上终端来改变每个内部数据时钟路径的阻抗。就这一点而言，存储器装置200可以包含阻抗调整电路系统(例如，终端电路系统)，如连接到第一外部数据时钟端子232的第一阻抗调整电路系统242和连接到第二外部数据时钟端子234的第二阻抗调整电路系统244。当已连接的主机或存储器控制器访问第一通道上的第一多个存储器单元222时，存储器装置200可以利用第一阻抗调整电路系统242来调整对应数据时钟端子232处的阻抗，以匹配数据时钟信号WCK的阻抗(例如，将在所述端子处“看到”的阻抗调整为Z0Ω)，并且可以利用第二阻抗调整电路系统244将另一个数据时钟端子234处的阻抗调整为足够高的值(例如，为∞Ω或接近∞Ω)，使得其几乎不会对所述两个端子并联连接时的组合阻抗产生贡献，如图2a所示。
参考图2b，这种接通和断开管芯上终端的方法的缺点变得更加明显，其中主机或存储器控制器随后与阵列210的第二通道上的第二多个存储器单元224进行交互。在外部数据时钟信号WCK可以传播到连接到第二外部端子234的存储器装置200的数据时钟树之前，存在延迟，在所述延迟期间，存储器装置200将所述端子234处的阻抗从高值(例如为∞Ω或接近∞Ω)减小到与所施加的数据时钟信号WCK的阻抗相匹配的阻抗(例如，通过将所述端子处“看到”的阻抗调整为Z0Ω来“关断”管芯上终端)，并且在所述延迟期间，第一端子232处的阻抗增加到高值(例如，增加到为∞Ω或接近∞Ω的值)。这种调整阻抗的延迟可以抵消共享公共外部数据时钟信号的益处。
本发明技术的实施例可以通过提供共享公共外部时钟信号的方式来解决上述问题(等)，而不会引起接通和断开管芯上终端的延迟。转到图3，提供了示意性地展示了根据本发明技术的实施例的存储器装置300的简化框图。存储器装置300包含存储器阵列310，所述存储器阵列细分为与第一通道相对应的第一多个存储器单元322和与第二通道相对应的第二多个存储器单元324。存储器装置300进一步包含分别与第一通道和第二通道相对应的第一外部数据时钟端子332和第二外部数据时钟端子334。第一外部数据时钟端子332和第二外部数据时钟端子334各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。存储器装置300可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子332的第一阻抗调整电路系统342和连接到第二外部数据时钟端子334的第二阻抗调整电路系统344。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置300，以上参考图1更详细地阐述了所述存储器装置。
如参考图3可以看到的，向并联的第一端子332和第二端子334中的每个端子提供公共外部数据时钟信号WCK。存储器装置300被配置成(例如，利用第一阻抗调整电路系统342和第二阻抗调整电路系统344)为每个外部时钟端子332和334提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，而不是为这些端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，由于外部数据时钟信号提供给并联的两个端子332和334，因此第一阻抗调整电路系统342和第二阻抗调整电路系统344被配置成为每个对应的端子332和334提供两倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗2Z0Ω。因此，所述两个端子332和334并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((2Z0Ω)-1+(2Z0Ω)-1)-1＝Z0Ω)。两个端子332和334的组合阻抗的值可以被描述为等于外部数据时钟信号WCK的阻抗，因为尽管所述值可能不是完全相同的值，但是所述值可以执行相同的功能或以其它方式为将有效地等于外部数据时钟信号WCK的阻抗或与其相同的类似的值。
利用此配置，可以同时向存储器装置300的两个数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问第一多个存储器单元322或第二多个存储器单元324而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子332和334处的阻抗增加，每个时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
根据本公开的一个方面，存储器装置的阻抗调整电路系统，如存储器装置300的阻抗调整电路系统342和344可以包含用于检测(例如，确定)所施加的信号的阻抗的阻抗检测电路系统。在本发明技术的一个方面，每个阻抗调整电路系统可以包含单独的阻抗检测电路系统，而在另一个方面，多个阻抗调整电路系统可以共享一个(或多个)阻抗检测电路系统。阻抗调整电路系统可以进一步包含一或多个阻抗倍增器和/或阻抗分配器，可配置的阻抗调谐器等，以提供与所施加的时钟信号的检测到的阻抗相对应的可控阻抗(例如，整数倍于所述检测到的阻抗、与所述检测到的阻抗成比率或大于所述检测到的阻抗的任何值)。
尽管在上述示例实施例中，已经展示了具有两个通道(和两个对应的外部数据时钟端子)的存储器装置，但是与施加到并联的多个端子的外部时钟信号的阻抗的上述方法应用于具有两个以上外部端子的存储器装置。例如，图4示意性地展示了提供了根据本发明技术的实施例的存储器装置400的简化框图。存储器装置400包含存储器阵列410，所述存储器阵列细分为分别与第一通道到第四通道相对应的第一多个存储器单元到第四多个存储器单元422、424、426和428。存储器装置400进一步包含也分别与第一通道到第四通道相对应的第一外部数据时钟端子到第四外部数据时钟端子432、434、436和438。第一外部数据时钟端子到第四外部数据时钟端子432、434、436和438各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。存储器装置400可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子432的第一阻抗调整电路系统442、连接到第二外部数据时钟端子434的第二阻抗调整电路系统444、连接到第三外部数据时钟端子436的第三阻抗调整电路系统446和连接到第四外部数据时钟端子438的第四阻抗调整电路系统448。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置400，以上参考图1更详细地阐述了所述存储器装置。
如参考图4可以看到的，向并联的第一外部数据时钟端子到第四外部数据时钟端子432、434、436和438中的每个外部数据时钟端子提供公共外部数据时钟信号WCK。存储器装置400被配置成为每个外部时钟端子432、434、436和438提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，而不是为这些端子中的三个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为剩余端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，由于外部数据时钟信号提供给并联的四个端子432、434、436和438，因此第一阻抗调整电路系统342、第二阻抗调整电路系统344、第三阻抗调整电路系统346和第四阻抗调整电路系统348中的每个阻抗调整电路系统被配置成为每个对应的端子432、434、436和438提供四倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗4Z0Ω。因此，所述四个端子432、434、436和438并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((4Z0Ω)-1+(4Z0Ω)-1+(4Z0Ω)-1+(4Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向存储器装置400的所有数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问第一多个存储器单元到第四多个存储器单元422、424、426或428中的任何多个存储器单元而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子432、434、436和438处的阻抗增加，每个时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
尽管在上述实例中，已经展示并且描述了具有阻抗相同的多个外部数据时钟端子的存储器装置，但是在本发明技术的其它实施例中，存储器装置可以配置有具有不同阻抗的多个外部端子，所述外部端子当被并联连接时提供与所施加的信号的阻抗相匹配的组合阻抗。例如，图5示意性地展示了提供了根据本发明技术的实施例的存储器装置500的简化框图。存储器装置500包含存储器阵列510，所述存储器阵列细分为与第一通道相对应的第一多个存储器单元522和与第二通道相对应的第二多个存储器单元524。存储器装置500进一步包含分别与第一通道和第二通道相对应的第一外部数据时钟端子532和第二外部数据时钟端子534。第一外部数据时钟端子532和第二外部数据时钟端子534各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。存储器装置500可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子532的第一阻抗调整电路系统542和连接到第二外部数据时钟端子534的第二阻抗调整电路系统544。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置500，以上参考图1更详细地阐述了所述存储器装置。
如参考图5可以看到的，向并联的第一端子532和第二端子534中的每个端子提供公共外部数据时钟信号WCK。存储器装置500被配置成为每个外部时钟端子532和534提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，并且所述外部时钟端子当被并联连接时提供约等于外部数据时钟信号WCK的阻抗Z0Ω的组合阻抗，而不是为这些端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，第一阻抗调整电路系统542被配置成为第一端子532提供约1.5倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗1.5Z0Ω，而第二阻抗调整电路系统544被配置成向第二端子534提供约三倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗3Z0Ω。因此，所述两个端子532和534并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((1.5Z0Ω)-1+(3Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向存储器装置500的两个数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问第一多个存储器单元522或第二多个存储器单元524而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子532和534处的阻抗增加，每个时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
可替代地，在另一个实施例中，根据由主机或存储器控制器访问哪条通道，存储器装置500可以被配置成使图5所展示的阻抗反向(例如，使得第一端子532被配置成具有约三倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗3Z0Ω，并且第二端子534被配置成具有约1.5倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗1.5Z0Ω)。就这一点而言，与将外部端子处的阻抗值从∞Z0Ω或接近∞Z0Ω调整到Z0Ω或反过来的延迟相比，将外部端子处的阻抗值从3Z0Ω调整到1.5Z0Ω或反过来的延迟可能显著缩短。
在另一个实施例中，存储器装置可以具有多个外部数据时钟端子，其中一些端子具有相同的阻抗值，而其它端子具有不同的值(例如，在上述方法的混合体中)。例如，图6示意性地展示了提供了根据本发明技术的实施例的存储器装置600的简化框图。存储器装置600包含存储器阵列610，所述存储器阵列细分为分别与第一通道到第四通道相对应的第一多个存储器单元到第四多个存储器单元622、624、626和628。存储器装置600进一步包含也分别与第一通道到第四通道相对应的第一外部数据时钟端子到第四外部数据时钟端子632、634、636和638。第一外部数据时钟端子到第四外部数据时钟端子632、634、636和638各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。存储器装置600可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子632的第一阻抗调整电路系统642、连接到第二外部数据时钟端子634的第二阻抗调整电路系统644、连接到第三外部数据时钟端子636的第三阻抗调整电路系统646和连接到第四外部数据时钟端子638的第四阻抗调整电路系统648。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置600，以上参考图1更详细地阐述了所述存储器装置。
如参考图6可以看到的，向并联的第一外部数据时钟端子到第四外部数据时钟端子632、634、636和638中的每个外部数据时钟端子提供公共外部数据时钟信号WCK。存储器装置600被配置成为每个外部时钟端子632、634、636和638提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，并且所述外部时钟端子当被并联连接时提供约等于外部数据时钟信号WCK的阻抗Z0Ω的组合阻抗，而不是为这些端子中的三个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为剩余的端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，第一阻抗调整电路系统642和第二阻抗调整电路系统644被配置成为对应的第一端子632和第二端子634中的每个端子提供约四倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗4Z0Ω，第三阻抗调整电路系统646被配置成为第三端子636提供约三倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗3Z0Ω，并且第四阻抗调整电路系统648被配置成为第四端子638提供约六倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗6Z0Ω。因此，所述四个端子632、634、636和638并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((4Z0Ω)-1+(4Z0Ω)-1+(3Z0Ω)-1+(6Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向存储器装置600的所有数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问第一多个存储器单元到第四多个存储器单元622、624、626或628中的任何多个存储器单元而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子632、634、636和638处的阻抗增加，每个时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
尽管在上述实例中，单个时钟信号被展示为连接到单个存储器装置上的多个并联端子，但是在本发明技术的另一个实施例中，具有多个存储器装置的存储器系统可以共享公共时钟信号并且可以配置有每个存储器装置的阻抗大于外部时钟信号的阻抗的一或多个外部端子，并且所述一个或多个外部端子当被并联连接时提供约等于外部时钟信号的阻抗的组合阻抗。例如，图7示意性地展示了根据本发明技术的实施例的存储器系统700。存储器系统700包含两个存储器装置702和704，所述两个存储器装置中的每个存储器装置包含具有布置在单个通道中的对应多个存储器单元722和724的存储器阵列712和714。每个存储器装置702和704进一步包含单个外部数据时钟端子732和734。外部数据时钟端子732和734各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。每个存储器装置702和704可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子732的第一阻抗调整电路系统742和连接到第二外部数据时钟端子734的第二阻抗调整电路系统744。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置702和704，以上参考图1更详细地阐述了所述存储器装置。
如参考图7可以看到的，向并联的存储器装置702和704的端子332和334中的每个端子提供公共外部数据时钟信号WCK。存储器系统700被配置成使得每个存储器装置702和704为其外部时钟端子732和734提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，而不是为这些端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，由于外部数据时钟信号提供给并联两个端子732和734，因此第一阻抗调整电路系统742和第二阻抗调整电路系统744中的每个阻抗调整电路系统被配置成为对应的端子732和734提供两倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗2Z0Ω。因此，所述两个端子732和734并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((2Z0Ω)-1+(2Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向所述两个存储器装置702和704中的每个存储器装置的数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问多个存储器单元722或724而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。此外，所连接的主机或存储器控制器还可以被配置成同时访问存储器装置702和704两者，这是本发明技术的各个实施例的另外的益处。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子732和734处的阻抗增加，每个存储器装置702和704的时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
尽管上述实例已经描述了具有共享公共时钟信号的多个单通道存储器装置的所展示的存储器系统，但是在本发明技术的其它实施例中，存储器系统可以包含多个存储器装置，每个存储器装置具有多个通道，所有所述多个通道共享公共时钟信号。例如，图8示意性地展示了根据本发明技术的实施例的存储器系统800。存储器系统800包含两个存储器装置802和804，所述两个存储器装置中的每个存储器装置包含存储器阵列812和814。第一存储器装置802的存储器阵列812细分为与第一通道相对应的第一多个存储器单元822和与第二通道相对应的第二多个存储器单元823。第二存储器装置804的存储器阵列814细分为与第三通道相对应的第三多个存储器单元824和与第四通道相对应的第四多个存储器单元825。第一存储器装置802包含与第一通道和第二通道相对应的第一外部数据时钟端子832和第二外部数据时钟端子833，并且第二存储器装置804包含与第三通道和第四通道相对应的第三外部数据时钟端子834和第四外部数据时钟端子835。第一外部数据时钟端子到第四外部数据时钟端子832–835各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。每个存储器装置802和804可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子832的第一阻抗调整电路系统842、连接到第二外部数据时钟端子833的第二阻抗调整电路系统843、连接到第三外部数据时钟端子834的第三阻抗调整电路系统844和连接到第四外部数据时钟端子835的第四阻抗调整电路系统845。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置802和804，以上参考图1更详细地阐述了所述存储器装置。
如参考图8可以看到的，向并联的存储器装置802和804的端子832-835中的每个端子提供公共外部数据时钟信号WCK。存储器系统800被配置成使得每个存储器装置802和804为其外部时钟端子832-835提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，而不是为这些端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个剩余的端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，由于外部数据时钟信号提供给并联的四个端子832-835，因此每个端子(例如，通过其对应的阻抗调整电路系统842-845)被配置成具有四倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗4Z0Ω。因此，所述四个端子832-835并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((4Z0Ω)-1+(4Z0Ω)-1+(4Z0Ω)-1+(4Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向所述两个存储器装置802和804中的每个存储器装置的两个数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问存储器装置中的多个存储器单元而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。此外，所连接的主机或存储器控制器还可以被配置成同时访问每个存储器装置802和804上的通道之一，这是本发明技术的各个实施例的另外的益处。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子832-835处的阻抗增加，每个存储器装置802和804的时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
尽管在图7和8的上述实例中，已经展示并且描述了具有存储器装置(其具有阻抗相同的多个外部数据时钟端子)的存储器系统，但是在本发明技术的其它实施例中，存储器系统可以包含配置有具有不同阻抗的多个外部端子的存储器装置，所述外部端子当被并联连接时提供与所施加的信号的阻抗相匹配的组合阻抗。例如，图9示意性地展示了提供了根据本发明技术的实施例的存储器系统900的简化框图。存储器系统900包含两个存储器装置902和904，所述两个存储器装置中的每个存储器装置包含存储器阵列912和914。第一存储器装置902的存储器阵列912细分为与第一通道相对应的第一多个存储器单元922和与第二通道相对应的第二多个存储器单元923。第二存储器装置904的存储器阵列914细分为与第三通道相对应的第三多个存储器单元924和与第四通道相对应的第四多个存储器单元925。第一存储器装置902包含与第一通道和第二通道相对应的第一外部数据时钟端子932和第二外部数据时钟端子933，并且第二存储器装置904包含与第三通道和第四通道相对应的第三外部数据时钟端子934和第四外部数据时钟端子935。第一外部数据时钟端子到第四外部数据时钟端子932-935各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。每个存储器装置902和904可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子932的第一阻抗调整电路系统942、连接到第二外部数据时钟端子933的第二阻抗调整电路系统943、连接到第三外部数据时钟端子934的第三阻抗调整电路系统944和连接到第四外部数据时钟端子935的第四阻抗调整电路系统945。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置902和904，以上参考图1更详细地阐述了所述存储器装置。
如参考图9可以看到的，向并联的存储器装置902和904的端子932-935中的每个端子提供公共外部数据时钟信号WCK。存储器系统900被配置成使得每个存储器装置902和904(例如，利用其对应的阻抗调整电路系统942-945)为所述每个存储器装置的外部时钟端子932-935提供比所施加的外部数据时钟信号WCK的阻抗大的阻抗，而不是为这些端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个剩余的端子提供与外部数据时钟信号WCK的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，第一端子932和第二端子933各自被配置成具有三倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗3Z0Ω，并且第三端子934和第四端子和935各自被配置成具有六倍于外部数据时钟信号WCK的阻抗Z0Ω的阻抗6Z0Ω。因此，所述四个端子932-935并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((3Z0Ω)-1+(3Z0Ω)-1+(6Z0Ω)-1+(6Z0Ω)-1)-1＝Z0Ω)。利用此配置，同时向所述两个存储器装置902和904中的每个存储器装置的两个数据时钟路径提供数据时钟信号WCK，使得已连接的主机或存储器控制器可以顺序地访问存储器装置中的多个存储器单元而不会经历由于在顺序访问之间的管芯上终端切换而导致的延迟。此外，所连接的主机或存储器控制器还可以被配置成同时访问每个存储器装置902和904上的通道之一，这是本发明技术的各个实施例的另外的益处。尽管由于(例如，当与图2a和2b所展示的管芯上终端切换方法相比时)每个外部端子932-935处的阻抗增加，每个存储器装置902和904的时钟树内的数据时钟信号WCK的传播可能略有减少，但是这可以利用时钟树优化来解决，并且共享公共数据时钟信号而不会经历与管芯上终端相关联的延迟的益处可能会超过这些设计成本。
尽管在图7-9的上述实例中，存储器系统已被描述并展示为共享单个公共时钟信号，但是在本发明技术的其它实施例中，存储器系统可以包含多个存储器装置，其中多个时钟信号各自与多于一个但少于存储器系统的所有外部时钟端子共享。例如，图10示意性地展示了根据本发明技术的实施例的存储器系统1000。存储器系统1000包含两个存储器装置1002和1004，所述两个存储器装置中的每个存储器装置包含存储器阵列1012和1014。第一存储器装置1002的存储器阵列1012细分为与第一通道相对应的第一多个存储器单元1022和与第二通道相对应的第二多个存储器单元1023。第二存储器装置1004的存储器阵列1014细分为与第三通道相对应的第三多个存储器单元1024和与第四通道相对应的第四多个存储器单元1025。第一存储器装置1002包含与第一通道和第二通道相对应的第一外部数据时钟端子1032和第二外部数据时钟端子1033，并且第二存储器装置1004包含与第三通道和第四通道相对应的第三外部数据时钟端子1034和第四外部数据时钟端子1035。第一外部数据时钟端子到第四外部数据时钟端子1032-1035各自已被展示为单个端子，但是以下描述适用于差分时钟布置，其中为每个互补的一对时钟信号(例如，WCK和WCKF)提供两个端子。每个存储器装置1002和1004可以进一步包含阻抗调整电路系统，如连接到第一外部数据时钟端子1032的第一阻抗调整电路系统1042、连接到第二外部数据时钟端子1033的第二阻抗调整电路系统1043、连接到第三外部数据时钟端子1034的第三阻抗调整电路系统1044和连接到第四外部数据时钟端子1035的第四阻抗调整电路系统1045。为了清楚起见，已经展示了没有存储器装置的众多其它特征的存储器装置1002和1004，以上参考图1更详细地阐述了所述存储器装置。
如参考图10可以看到的，将第一外部数据时钟信号WCK0提供给第一存储器装置1002的第一端子1032和第二存储器装置1004的第三端子1034，并且将第二外部数据时钟信号WCK1提供给第一存储器装置1002的第二端子1033和第二存储器装置1004的第五端子1035。存储器系统1000被配置成使得每个存储器装置1002和1004为其外部时钟端子1032-1035提供比对应的所施加的外部数据时钟信号WCK0和WCK1的阻抗大的阻抗，而不是为每对公共连接的端子中的一个端子提供足够高的阻抗(例如，为∞Ω或接近∞Ω)以防止对端子并联连接时的组合阻抗产生显著贡献并且为另一个端子提供与对应的外部数据时钟信号WCK0或WCK1的阻抗相匹配的阻抗(例如，为Z0Ω或约Z0Ω)。就这一点而言，每个端子(例如，通过其对应的阻抗调整电路系统1042-1045)被配置成具有两倍于其对应的外部数据时钟信号WCK0或WCK1的阻抗Z0Ω的阻抗2Z0Ω。因此，每对公共连接的端子并联连接时的组合阻抗约等于外部数据时钟信号WCK的阻抗(例如，((2Z0Ω)-1+(2Z0Ω)-1)-1＝Z0Ω)。
图11是展示了根据本发明技术的实施例的操作存储器装置的方法的流程图。所述方法包含在存储器装置的与第一通道相对应的第一时钟端子处和存储器装置的与第二通道相对应的第二时钟端子处接收具有时钟阻抗的时钟信号(框1110)。例如，在本发明技术的一个实施例中，框1110的特征可以由CLK输入电路120和/或与其连接的各种端子执行。所述方法可以进一步包含检测第一时钟端子和第二时钟端子中的一或多个时钟端子处的时钟阻抗(框1120)，以及调整第一时钟端子处的第一阻抗和第二时钟端子处的第二阻抗以提供约等于时钟阻抗的组合阻抗(框1130)。例如，根据本发明技术的一个实施例，框1120和1130的特征可以由CLK输入电路120执行。根据本发明技术的一个方面，第一阻抗和第二阻抗两者均可以大于时钟阻抗。根据本发明技术的另一个方面，第一阻抗和第二阻抗可以约相等，或者可以不同。
图12是展示了根据本发明技术的实施例的操作具有第一存储器装置和第二存储器装置的存储器系统的方法的流程图。所述方法包含在第一存储器装置的第一时钟端子处和第二存储器装置的第二时钟端子处接收具有时钟阻抗的时钟信号(框1210)。例如，在本发明技术的一个实施例中，框1210的特征可以由多个存储器装置100的多个CLK输入电路120和/或与其连接的各种端子执行。所述方法可以进一步包含检测第一时钟端子处和第二时钟端子处的时钟阻抗(框1220)以及调整第一时钟端子处的第一阻抗和第二时钟端子处的第二阻抗以提供约等于时钟阻抗的组合阻抗(框1230)。例如，根据本发明技术的一个实施例，框1220和1230的特征可以由多个存储器装置100的多个CLK输入电路120执行。根据本发明技术的一个方面，第一阻抗和第二阻抗两者均可以大于时钟阻抗。根据本发明技术的另一个方面，第一阻抗和第二阻抗可以约相等，或者可以不同。
图13是展示了根据本发明技术的实施例的操作存储器装置的方法的流程图。所述方法包含检测施加到存储器装置的时钟信号的第一阻抗(框1310)以及将存储器装置的第二阻抗调整为大于第一阻抗(框1320)。根据本发明技术的一个方面，第二阻抗可以是第一阻抗的整数倍，其中整数倍为二或更大。
应当注意，上文描述的方法描述了可能的实施方案，并且可以被重新布置或以其它方式修改操作和步骤，并且其它实施方案是可能的。此外，可以组合所述方法中的两种或两种以上种方法的实施例。
可以使用各种不同的工艺和技术中的任何工艺和技术表示本文描述的信息和信号。例如，可以贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号和芯片可以通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些附图可以将信号展示为单个信号；然而，本领域普通技术人员将理解的是，信号可以表示信号总线，其中总线可以具有各种比特宽度。
本文所讨论的包含存储器装置的装置可以形成在如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底或管芯上。在一些情况下，衬底是半导体晶圆。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一个衬底上的半导体材料的外延层。可以使用各种化学物质(包含但不限于磷、硼或砷)通过掺杂来控制衬底或衬底的子区域的电导率。可以在衬底的初始形成或生长期间通过离子注入或通过任何其它掺杂手段来执行掺杂。
本文描述的功能可以以硬件、由处理器执行的软件、固件或其任何组合实施。其它实例和实施方案处于本公开和所附权利要求的范围内。实施功能的特征还可以物理地定位在各个位置处，包含分布成使得功能的部分在不同的物理位置处实施。
如本文中(包含在权利要求中)所使用的，如在项目列表(例如，以如“...中的至少一个”或“...中的一或多个”等短语结尾的项目列表)中使用的“或”指示包含性列表，使得例如列表A、B或C中的至少一个意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文所使用的，短语“基于”不应被解释为对条件闭集的引用。例如，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可以基于条件A和条件B两者。换句话说，如本文所使用的，短语“基于”应与短语“至少部分地基于”以相同的方式解释。
根据上文，应理解的是，在本文中已经出于说明的目的描述了本发明的具体实施例，但可以在不偏离本发明的范围的情况下进行各种修改。相反，在前面的描述中，讨论了许多具体细节以提供对本发明技术的实施例的透彻和使能描述。然而，相关领域的技术人员将认识到，可以在没有具体细节中的一或多个具体细节的情况下实践本公开。在其它实例中，未示出或未详细描述通常与存储器系统和装置相关联的众所周知的结构或操作，以避免模糊本发明技术的其它方面。通常，应当理解，除了本文公开的那些具体实施例之外，各种其它装置、系统和方法也可以处于本发明技术的范围内。

Claims (26)

1.一种存储器装置，其包括：
第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及
第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向所述接收到的时钟信号提供第二阻抗，
其中所述第一阻抗和所述第二阻抗被配置成提供至少部分地基于所述时钟阻抗的组合阻抗，其中当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统连接到所述接收到的时钟信号并且彼此并联时，所述组合阻抗等于所述时钟阻抗。
2.根据权利要求1所述的存储器装置，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。
3.根据权利要求1所述的存储器装置，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗检测电路系统，所述阻抗检测电路系统被配置成检测所述时钟阻抗。
4.根据权利要求1所述的存储器装置，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗倍增器电路系统，所述阻抗倍增器电路系统被配置成将所述第一阻抗生成为所述时钟阻抗的倍数。
5.根据权利要求1所述的存储器装置，其中所述第一阻抗等于所述第二阻抗。
6.根据权利要求1所述的存储器装置，其中所述接收到的时钟信号是数据时钟信号。
7.根据权利要求1所述的存储器装置，其进一步包括：
第一端子，所述第一端子耦接到所述第一阻抗调整电路系统并被配置成接收所述时钟信号；以及
第二端子，所述第二端子耦接到所述第二阻抗调整电路系统并被配置成接收所述时钟信号。
8.根据权利要求1所述的存储器装置，其中所述接收到的时钟信号是差分时钟信号，所述差分时钟信号包括第一时钟信号和互补的第二时钟信号。
9.根据权利要求1所述的存储器装置，其中单个半导体管芯包括所述第一阻抗调整电路系统和所述第二阻抗调整电路系统。
10.根据权利要求1所述的存储器装置，其中第一半导体管芯包括所述第一阻抗调整电路系统，并且第二半导体管芯包括所述第二阻抗调整电路系统。
11.根据权利要求1所述的存储器装置，其中所述存储器装置是动态随机存取存储器DRAM装置。
12.一种存储器系统，其包括：
第一存储器装置，所述第一存储器装置包含第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及
第二存储器装置，所述第二存储器装置包含第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向所述接收到的时钟信号提供第二阻抗，
其中当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统并联连接到所述接收到的时钟信号时，所述第一阻抗和所述第二阻抗被配置成提供等于所述时钟阻抗的组合阻抗。
13.根据权利要求12所述的存储器系统，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。
14.根据权利要求12所述的存储器系统，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗检测电路系统，所述阻抗检测电路系统被配置成检测所述时钟阻抗。
15.根据权利要求12所述的存储器系统，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗倍增器电路系统，所述阻抗倍增器电路系统被配置成将所述第一阻抗生成为所述时钟阻抗的倍数。
16.根据权利要求12所述的存储器系统，其中所述第一阻抗等于所述第二阻抗。
17.根据权利要求12所述的存储器系统，其中所述接收到的时钟信号是数据时钟信号。
18.根据权利要求12所述的存储器系统，其中
所述第一存储器装置进一步包含第三阻抗调整电路系统，所述第三阻抗调整电路系统被配置成向所述接收到的时钟信号提供第三阻抗；
所述第二存储器装置进一步包含第四阻抗调整电路系统，所述第四阻抗调整电路系统被配置成向所述接收到的时钟信号提供第四阻抗；并且
当所述第一阻抗调整电路系统、所述第二阻抗调整电路系统、所述第三阻抗调整电路系统和所述第四阻抗调整电路系统并联连接到所述接收到的时钟信号时，所述第一阻抗、所述第二阻抗、所述第三阻抗和所述第四阻抗被配置成提供等于所述时钟阻抗的所述组合阻抗。
19.根据权利要求18所述的存储器系统，其中所述第一阻抗、所述第二阻抗、所述第三阻抗和所述第四阻抗各自彼此相等。
20.根据权利要求18所述的存储器系统，其中所述第一阻抗、所述第二阻抗、所述第三阻抗或所述第四阻抗中的至少一个阻抗不同于所述第一阻抗、所述第二阻抗、所述第三阻抗或所述第四阻抗中的至少一个阻抗。
21.一种操作存储器系统的方法，其包括：
在第一存储器装置的第一时钟端子处接收具有时钟阻抗的时钟信号；
在第二存储器装置的第二时钟端子处接收具有所述时钟阻抗的所述时钟信号；以及
调整所述第一时钟端子处的第一阻抗和所述第二时钟端子处的第二阻抗以提供至少部分地基于所述时钟阻抗的组合阻抗，
其中当所述第一存储器装置和所述第二存储器装置连接到接收到的时钟信号并且彼此并联时，所述组合阻抗等于所述时钟阻抗。
22.根据权利要求21所述的方法，其进一步包括：
检测所述第一时钟端子处和所述第二时钟端子处的所述时钟阻抗。
23.根据权利要求21所述的方法，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。
24.根据权利要求21所述的方法，其中所述第一阻抗等于所述第二阻抗。
25.根据权利要求21所述的方法，其中所述接收到的时钟信号是数据时钟信号。
26.根据权利要求21所述的方法，其中所述接收到的时钟信号是差分时钟信号，所述差分时钟信号包括第一时钟信号和互补的第二时钟信号。
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