CN111446365A - 一种隔离电容器和用于形成隔离电容的方法 - Google Patents

一种隔离电容器和用于形成隔离电容的方法 Download PDF

Info

Publication number
CN111446365A
CN111446365A CN202010018322.4A CN202010018322A CN111446365A CN 111446365 A CN111446365 A CN 111446365A CN 202010018322 A CN202010018322 A CN 202010018322A CN 111446365 A CN111446365 A CN 111446365A
Authority
CN
China
Prior art keywords
bottom electrode
layer
recess
isolation capacitor
top electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010018322.4A
Other languages
English (en)
Inventor
胡永忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN111446365A publication Critical patent/CN111446365A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种隔离电容器和用于形成隔离电容的方法。本发明公开了可容易地结合到现有IC制造工序中的各种电容隔离结构。一种用于形成隔离电容的示例性方法实施方案包括：(a)在集成电路基板的表面上形成凹槽，该凹槽具有底表面；(b)用绝缘层涂覆底表面；(c)将底部电极覆盖在绝缘层上；(d)用具有不小于凹槽深度的一半的最小厚度的块体绝缘体来填充凹槽；以及(e)将顶部电极沉积在块体绝缘体上方。

Description

一种隔离电容器和用于形成隔离电容的方法
技术领域
本公开整体涉及集成电路部件，具体地讲，涉及用于提供集成隔离电容的结构，更具体地讲，涉及一种隔离电容器和用于形成隔离电容的方法。
背景技术
集成电路设计器通常可能需要在系统的电子部件之间提供DC隔离。例如，功率转换器可包括功率MOSFET和设计用于更高电压和电流负载的其他部件，以及设计用于具有最小静态电流的快速控制操作的小特征尺寸CMOS逻辑门。又如，电信设备可具有耦接到易受高压瞬态影响的信号线或天线的敏感接收器电子器件。又如，医疗监测系统可具有附接到患者的传感器和引线，这些患者必须被保护以免发生任何电气故障。
现有的流电隔离技术采用电容器、变压器、磁阻耦合器和光隔离器，但据信它们各自提供不足的可靠性、过度的传播延迟、过大的体积、过度的衰减和/或过度的制造复杂性。
发明内容
因此，本文公开了适用于流电隔离的各种新型电容器结构，其可容易地结合到现有的IC制造工序中而不会受到现有技术的缺点的影响。根据本公开的一个方面，提供了一种用于形成隔离电容的方法，其特征在于包括：在集成电路基板的表面上形成凹槽，所述凹槽具有底表面；用绝缘层涂覆所述底表面；将底部电极覆盖在所述绝缘层上；用具有不小于所述凹槽深度的一半的最小厚度的块体绝缘体来填充所述凹槽；以及将顶部电极沉积在所述块体绝缘体上方。
在一个实施方案中，所述用于形成隔离电容的方法的特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的侧壁部分覆盖的至少一个侧壁，所述顶部电极与所述底部电极的所述侧壁部分相隔不小于所述最小厚度，所述最小厚度为10微米或更大。
在一个实施方案中，所述用于形成隔离电容的方法的特征还在于包括：在所述形成之前，制作至少一个晶体管，所述至少一个晶体管具有主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层；在所述沉积之前：使金属化层图案化以提供耦接到所述至少一个晶体管的互连件以及连接到所述底部电极的底部电极互连件；以及用层间电介质保护所述金属化层；以及使所述层间电介质平面化。
在一个实施方案中，所述用于形成隔离电容的方法的特征在于，沉积所述顶部电极包括使包括所述顶部电极和引脚焊盘的金属化层图案化。
在一个实施方案中，所述用于形成隔离电容的方法的特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的拐角部分覆盖的至少一个平坦的倾斜拐角表面，并且所述顶部电极与所述拐角部分相隔不小于所述最小厚度。
根据本公开的另一方面，提供了一种隔离电容器，其特征在于包括：在集成电路基板的表面上的凹槽，所述凹槽具有在所述集成电路基板的所述表面下方一深度处的底表面；涂覆所述底表面的绝缘层；覆盖所述绝缘层的底部电极；块体绝缘体，所述块体绝缘体在所述底部电极上方填充所述凹槽，所述块体绝缘体具有不小于所述深度的一半的最小厚度；以及沉积在所述块体绝缘体上方的顶部电极。
在一个实施方案中，所述隔离电容器的特征在于，所述最小厚度不小于所述凹槽的深度的百分之八十。
在一个实施方案中，所述隔离电容器的特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的侧壁部分覆盖的至少一个侧壁，所述顶部电极与所述底部电极的所述侧壁部分相隔不小于所述最小厚度。
在一个实施方案中，所述隔离电容器的特征还在于包括：至少一个晶体管，所述至少一个晶体管具有在所述基板上的主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层；在所述基板上的图案化金属化层，所述图案化金属化层包括：耦接到所述至少一个晶体管的互连件以及连接到所述底部电极的底部电极互连件；以及覆盖所述图案化金属化层和所述块体绝缘体的平面化层间电介质。
在一个实施方案中，所述隔离电容器的特征在于，所述顶部电极为覆盖所述平面化层间电介质的第二金属化层的一部分。
在一个实施方案中，所述隔离电容器的特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的拐角部分覆盖的至少一个平坦的倾斜拐角表面，所述顶部电极与所述拐角部分相隔不小于所述最小厚度。
附图说明
图1为第一示例性隔离电容结构的截面图。
图2A至图2E为制造第一示例性隔离电容结构时产生的中间结构的截面图。
图3为具有M4顶部电极的示例性隔离电容结构的截面图。
图4为具有M2连接的底部电极的示例性隔离电容结构的截面图。
图5为具有各向异性蚀刻凹槽的示例性隔离电容结构的截面图。
图6为具有强力金属化的顶部电极的示例性隔离电容结构的截面图。
图7为用于形成隔离电容的方法的流程图。
应当理解，附图和对应的详细描述并不限制本公开，而是相反，为理解落在所附权利要求范围内的所有修改形式、等同形式和替代形式提供基础。
具体实施方式
集成电路模块可与另一个片上模块或更优选地与片外模块流电隔离，同时经由隔离结构进行通信。图1示出了用作电容器以通过模拟信号或数字信号的非零频率分量的示例性隔离结构。一个此类隔离电容器可用于每个信号线上，以用于在流电隔离的电路模块之间进行通信，因此，每个差分信号采用两个这样的隔离电容器。
示例性隔离结构可与集成电路模块集成在芯片上，并且如本文所述，隔离结构的制造工艺可容易地结合到用于在其基板202上制造集成电路模块的工艺中。成品隔离结构包括基板202中的凹槽218，该凹槽具有由块体绝缘体226分隔的底部电极224和顶部电极236。为了达到图1的成品隔离结构，采用如本文参考图2A-2E所讨论的制造工艺。
图2A是在已施加标准加工步骤以形成浅沟槽203、主体阱204、源极和漏极植入物206，208、栅极电介质层212、栅极层214和第一层间电介质(“ILD0”)层216之后的示例性半导体基板202(通常为轻掺杂硅的晶圆)的横截面。沟槽203可使用现有STI(“浅沟槽隔离”)或LOCOS(“硅局部氧化”)技术形成。主体阱可经由现有的注入和退火技术，或经由诸如扩散或外延层沉积技术的替代方案来提供。类似地，可使用现有技术来形成栅极、间隔物、源极、漏极和其他MOS晶体管部件。可使用CMP(化学机械抛光)工艺来为ILD0层216提供平坦的上表面。这些加工步骤可以是任何现有MOS兼容加工技术的标准“前端”工艺，并且不暗示集成设备有必要具有所示的设计。相反，图2A旨在示出可添加步骤以形成所公开的隔离结构的合适的加工阶段。
为了实现图2B所示的中间结构，在ILD0层216的表面上施加蚀刻阻挡层，诸如1000埃厚的PECVD(等离子体増强化学气相沉积)氮化硅膜。在蚀刻阻挡层上，提供图案化光掩模(“深沟槽掩模”)以限定需要凹槽(诸如凹槽218)的孔。施加第一蚀刻工艺以移除由深沟槽掩模中的孔暴露的氮化硅涂层和ILD0层216的下面部分。在施加深且宽硅蚀刻工艺以形成凹槽218之前，可剥离掩模。根据所需的电压隔离水平来选择凹槽的深度。然后在沉积新的覆盖层220之前，施加标准的“RCA清洁”工艺以去除任何有机污染物、表面氧化物和离子污染物。
覆盖层220可以是PECVD氮化硅、氧化物或足以将基板202与底部电极224电隔离的一些其他合适的绝缘材料。在一些预期的实施方案中，覆盖层220的厚度为约1000埃厚。此类覆盖层通常作为标准制造工艺的一部分提供。然后，形成图案化光掩模以限定用于源极、漏极和栅极接触件223的孔。施加蚀刻工艺以移除暴露的覆盖层和ILD0层216的下面部分。掩盖接触CVD层222可包括接触阻挡层(例如，Ti/TiN或TaN)和接触材料(例如，W)，所述接触材料沉积为约6000埃厚以形成接触件223和隔离结构的底部电极224。需注意，覆盖层220和底部电极224也延伸至凹槽218的侧壁。
然后用块体绝缘体226填充凹槽218。沟槽填充工艺可以多种方式进行。作为第一示例，可使用涂覆和固化/烧结工艺由旋涂玻璃(SOG)或旋涂聚合物(例如，聚酰亚胺、聚苯并噁唑、苯并环丁烯)来制备块体绝缘体226。虽然此类工艺是熟知和理解的，但应注意防止空隙，并且以确保块体绝缘体的介电强度的方式充分考虑渗气和膜应力。因此，可能需要从在多个步骤中施加的子层形成块体绝缘体226，尤其是对于深度大于约50微米的凹槽。
图2C示出了在施加CMP工艺以将块体绝缘体从表面以及掩盖接触层222移除之后的中间结构。如果凹槽218对块体绝缘体226的侵蚀是一个问题，则可通过首先施加反向光致抗蚀剂掩模来覆盖凹槽，然后施加蚀刻工艺以将SOG从围绕凹槽的表面移除，来获得图2C的中间结构。然后可剥离反向掩模并且使用钨回蚀工艺以移除接触层222，仅留下接触件223、底部电极224和块体绝缘体226在凹槽218内。
一旦获得图2C的结构，剩余的“后端”加工步骤可以标准的现有方式来应用以完成集成电路芯片的制造。
图2D示出了在形成金属层(“Metal1”)228和另一个金属间电介质层(“IMD1”)230之后的中间结构。Metal1层228可以用金属层的掩盖沉积来形成，然后是暴露于光以保护应保持金属的区域的光致抗蚀剂掩模。在剥离暴露的光致抗蚀剂之前，可施加蚀刻工艺以移除未暴露的光致抗蚀剂和下面的金属，留下所需的金属导体228。在图2D中，金属层228包括连接到底部电极224的迹线231。迹线231可连接到集成电路放大器的输入端或其他传感器，以用于检测经由隔离结构接收的信号。另选地或除此之外，迹线231可连接到集成电路放大器的输出端或其他驱动器，以用于经由隔离结构传输信号。IMD层230以标准方式沉积。
图2E示出了在形成通孔233和第二金属层(“Metal2”)232之后的中间结构。将通孔和金属导体图案化并以标准方式沉积。图2E的Metal2层232中所示的导体中包括接触焊盘234、隔离结构的顶部电极236、端接环240、以及一个或多个任选的浮环242。顶部电极236与底部电极224相隔一定距离237，该距离被选择为向块体绝缘体226提供具有等于或大于所需的隔离电压的击穿电压。需注意，顶部电极236也与底部电极224的侧壁相隔一定距离238，该距离应当不小于竖直距离237。
端接环240可接地或以其他方式保持在固定电压以限制隔离结构中产生的电磁场的传播。可任选地作为设计的一部分提供一个或多个浮环242，以进一步控制隔离结构的电磁场分布和梯度。
图1的成品结构通过提供具有孔以连接至接触焊盘诸如焊盘234的钝化层250来从图2E的中间结构获得。顶部电极236也可用作连接到片外模块的接触焊盘，该片外模块要与片上电路流电隔离。尽管此处未示出，但可以将焊丝焊接到接触焊盘，以将焊盘连接到引脚框架或多芯片模块的其他部件。然后，可以常规方式封装芯片。
如果旋涂玻璃用作块体绝缘体226，则可实现具有30微米至40微米的凹陷深度和40微米的水平间距238的20kV隔离电压规格。10kV和5kV隔离电压的设计可成比例地更小。凹槽的侧向尺寸由隔离结构的所需电容确定。
图1的示例性实施方案采用Metal1层228来连接到底部电极224以及采用Metal2层232以形成顶部电极236。也存在其他选项。
图3的示例性实施方案包括附加层，即：第二金属间电介质层(“IMD2”)300、Metal3层302、第三金属间电介质层(“IMD3”)304和顶部为钝化层250的Metal4层306。在该实施方案中，顶部电极236、端接环240和一个或多个任选的浮环308形成为Metal4层306的一部分。通孔可用于以常规方式连接金属层。利用附加层，顶部电极236可在基板表面上方升高约3微米，从而潜在地减小凹槽218所需的蚀刻深度。
图4的示例性实施方案包括图3中所提供的附加层，尽管覆盖层220变为IMD1层230上方的覆盖层420，并且省略了底部电极224的先前连接件231，以有利于形成为较高金属层的一部分的连接件431。在图4中，底部电极连接件431形成为Metal2层232的一部分。较高金属层的使用可为设计偏好的问题，并且底部电极连接件可形成为任何金属层的一部分(如果使用合适的栅极材料，则包括栅极层214)。
前述实施方案采用了深沟槽硅蚀刻，其提供相当均匀的凹槽深度。在以下实施方案中，使用晶硅碱性蚀刻(也称为刻面蚀刻或各向异性湿蚀刻)作为深沟槽硅蚀刻的超低成本替代。此类碱性蚀刻可使用例如氢氧化钾、四甲基氢氧化铵、或乙二胺邻苯二酚来进行。(对于其中涉及KOH的一些制造工艺，可替代使用TMAH或EDP选项)。当施加到具有<100>取向的硅基板上时，各向异性蚀刻沿着<111>平面产生拐角表面，即，与基板表面成54.74°角度。
图5的示例性实施方案包括由各向异性蚀刻形成的凹槽518。图3和图4中的层也存在于图5中，尽管覆盖层520现在被提供在IMD2层300之上，并且底部电极连接件531形成为Metal3层302的一部分。如图4所示，顶部电极由Metal4层306形成。对于底表面、拐角表面和侧壁表面中的每一者，应当强制将顶部电极236与底部电极524分开。
图6的示例性实施方案包括由各向异性蚀刻形成的凹槽518。覆盖层220设置在ILD0层216之上，并且底部电极连接件231作为Metal1层228的一部分提供。顶部电极236、端接环240和一个或多个任选的浮环308作为Metal3层302的一部分提供，并且各自连接到Metal4层306中的对应导体。因此，顶部电极236通过宽通孔637连接到引脚焊盘636，从而提供更坚固的焊盘以用于改善的焊线结合完整性。端接环240通过通孔环641连接到端接环640，而浮环308通过通孔环609连接到Metal4层中的浮环608。以此方式延伸端接环和浮环可保持它们在控制顶部电极236周围的场分布方面的有效性。
这里应当指出的是，各向异性蚀刻凹槽518中的场分布可比“深沟槽”蚀刻凹槽218中的场分布更均匀，并且因此可在较小的器件封装中提供更高的电容。
图7是用于形成具有片上隔离电容的集成电路的示例性制造工艺的流程图。其开始于框702，其中任选沉积任何所需的外延层，包括用于保护免受不期望的体电流的任选的隐埋层。图7中的星号表示图案化操作的使用，所述图案化操作通常涉及光致抗蚀剂层的使用，所述光致抗蚀剂层暴露于光的图案以限定在材料被蚀刻、植入或沉积之前或之后要移除或保留的区域，之后剥去光致抗蚀剂层。通常存在多种熟知的可供使用的图案化技术，并且本领域的技术人员将认识到，可使用任何合适的技术而不会显著影响最终设备结构。
在框704中，制造工艺任选地包括图案化、形成和填充用于STI的浅沟槽(“浅沟槽隔离”)，以使密集间隔的设备之间的相互作用最小化。在框706中，对设备主体阱进行掺杂，包括图案化光致抗蚀剂以限定通过其进行掺杂剂注入的孔。通常进行退火步骤以扩散掺杂剂并补救对基板的结晶结构的任何损坏。
在框708中，制造工艺提供栅极电介质和栅极的图案化和形成、任选的间隔物形成以及自对准源极和漏极的形成。可在栅极、源极和漏极区域上形成硅化物(硅和金属的化合物)以降低与金属迹线的接触电阻。在框710中，形成第一电介质层(ILD0)，将其平面化并涂覆有蚀刻阻挡层。在框712中，使用深沟槽蚀刻工艺或各向异性蚀刻工艺对凹槽进行图案化并形成隔离结构。在框714中，形成覆盖层，以除其他外将底部电极与基板隔离。在框716中，通孔被图案化并通过ILD0层形成，并且在框718中填充有掩盖接触材料(例如，钨)，所述掩盖接触材料也用作一个或多个隔离结构的底部电极。在框720中，提供块体绝缘体以填充凹槽。在框722中，施加蚀刻工艺和CMP工艺以从基板的表面移除块体绝缘体和掩盖接触材料，同时保持它们在凹槽内的存在。在框724中，将Metal1迹线图案化并形成。在框726中，形成IMD1电介质层。在框728中，在将Metal2层图案化并形成之前，图案化、形成并填充穿过IMD1层的通孔。在框730中，沉积钝化层，并形成用于引脚焊盘的孔。在框732中，切割基板以提供晶粒，然后可将晶粒引线键合到引脚框架并封装为集成电路芯片。
因此，本文公开了适用于流电隔离的各种新型电容器结构以及相关联的方法，其可容易地结合到现有的IC制造工序中而不会受到现有技术的缺点的影响。一种用于形成隔离电容的示例性方法实施方案包括：(a)在集成电路基板的表面上形成凹槽，所述凹槽具有底表面；(b)用绝缘层涂覆所述底表面；(c)将底部电极覆盖在所述绝缘层上；(d)用具有不小于所述凹槽深度的一半的最小厚度的块体绝缘体来填充所述凹槽；以及(e)将顶部电极沉积在所述块体绝缘体上方。一种示例性隔离电容器实施方案包括：(a)在集成电路基板的表面上的凹槽，所述凹槽具有在所述集成电路基板的所述表面下方的深度处的底表面；(b)涂覆所述底表面的绝缘层；(c)覆盖所述绝缘层的底部电极；(d)块体绝缘体，所述块体绝缘体在所述底部电极上方填充所述凹槽，所述块体绝缘体具有不小于所述深度的一半的最小厚度；以及(e)沉积在所述块体绝缘体上方的顶部电极。前述实施方案中的每一个均可以任何合适的组合与下列特征中的任何一个或多个一起使用：1.最小厚度不小于凹槽深度的百分之八十。2.最小厚度不小于凹槽的深度。3.凹槽具有涂覆有绝缘层并被底部电极的侧壁部分覆盖的至少一个侧壁。4.顶部电极与底部电极的侧壁部分相隔不小于最小厚度。5.最小厚度为10微米或更大。6.凹槽具有至少一个平坦的倾斜拐角表面，该表面涂覆有绝缘层并且被底部电极的拐角部分覆盖。7.顶部电极与拐角部分相隔不小于最小厚度。8.在所述形成之前，形成至少一个晶体管，所述至少一个晶体管具有主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层。9.在所述沉积之前，使金属化层图案化以提供：耦接到所述至少一个晶体管的互连件；以及连接到所述底部电极的底部电极互连件。10.在所述沉积之前：用层间电介质保护所述金属化层；以及使所述层间电介质平面化。11.沉积所述顶部电极包括使金属化层图案化，所述金属化层包括所述顶部电极和引脚焊盘。12.所述基板包括至少一个晶体管，所述至少一个晶体管具有主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层。13.所述基板具有图案化金属化层，所述图案化金属化层包括：耦接到所述至少一个晶体管的互连件；以及连接到所述底部电极的底部电极互连件。14.覆盖所述图案化金属化层和所述块体绝缘体的平面化层间电介质。15.所述顶部电极为覆盖所述平面化层间电介质的第二金属化层的一部分。
前述结构和方法使得能够在极少修改现有制造工艺的情况下进行片上隔离，即在ILD或IMD CMP步骤之后插入一个或两个掩模和工艺模块以形成和填充凹槽，所述步骤将不会影响现有的前端或后端工艺。插入的模块成本低，风险低。隔离结构可根据所需的隔离电压规格进行缩放，并且可结合到当前用于控制器设备、栅极驱动器、发射器和接收器的任何制造技术中。值得注意的是，包括隔离结构不需要超出用于制造所关注设备的现有工艺所采用的附加层。所述结构是非常灵活的，使得任何两个现有金属层都能够用于提供顶部电极和耦接至底部电极。
本领域的技术人员应当理解，本文所用的与电路操作相关的术语“在…期间”、“在…同时”和“当…时”并不确切地意指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如各种传播延迟。另外，术语“在…同时”意指某个动作至少在引发动作持续过程中的一段时间内发生。词语“大概”或“基本上”的使用意指元件的值具有预期接近陈述值或位置的参数。然而，如本领域所熟知，始终存在妨碍值或位置确切地为陈述值或位置的微小差异。本领域公认的是，最多至少百分之十(10％)的偏差被认为是与确切如所述的理想目标相差的合理偏差。
权利要求书或/和具体实施方式中的术语“第一”、“第二”、“第三”等(如用在元件名称的一部分中)用于区分类似元件，并且不一定描述时间上、空间上、等级上或任何其他方式的顺序。应当理解，如此使用的术语在适当情况下可互换，并且本文所述的实施方案能够以除本文所述或举例说明外的其他顺序来操作。
提到“一个实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性由本发明的至少一个实施方案采纳。因此，在本说明书通篇内的不同位置出现的短语“在一个实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域技术人员应当理解，不同实施方案的特征的组合意在属于本发明的范围，而且意在形成不同的实施方案。本发明的各方面具有的特征可少于前文公开的单个实施方案的所有特征。
一旦完全理解了上述公开的内容，对于本领域技术人员来说这些和许多其他修改形式、等价形式和替代形式就将变得显而易见。旨在使以下权利要求书被解释为在适用情况下包含所有此类修改形式、等价形式和替代形式。

Claims (11)

1.一种用于形成隔离电容的方法，其特征在于，所述方法包括：
在集成电路基板的表面上形成凹槽，所述凹槽具有底表面；
用绝缘层涂覆所述底表面；
将底部电极覆盖在所述绝缘层上；
用具有不小于所述凹槽深度的一半的最小厚度的块体绝缘体来填充所述凹槽；以及
将顶部电极沉积在所述块体绝缘体上方。
2.根据权利要求1所述的用于形成隔离电容的方法，其特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的侧壁部分覆盖的至少一个侧壁，所述顶部电极与所述底部电极的所述侧壁部分相隔不小于所述最小厚度，所述最小厚度为10微米或更大。
3.根据权利要求1所述的用于形成隔离电容的方法，其特征在于，所述方法还包括：
在所述形成之前，制作至少一个晶体管，所述至少一个晶体管具有主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层；以及
在所述沉积之前：
使金属化层图案化以提供：
耦接到所述至少一个晶体管的互连件；和
连接到所述底部电极的底部电极互连件；以及
用层间电介质保护所述金属化层；以及
使所述层间电介质平面化。
4.根据权利要求1所述的用于形成隔离电容的方法，其特征在于，沉积所述顶部电极包括使包括所述顶部电极和引脚焊盘的金属化层图案化。
5.根据权利要求1至4中任一项所述的用于形成隔离电容的方法，其特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的拐角部分覆盖的至少一个平坦的倾斜拐角表面，并且所述顶部电极与所述拐角部分相隔不小于所述最小厚度。
6.一种隔离电容器，其特征在于，所述隔离电容器包括：
凹槽，所述凹槽在集成电路基板的表面上，所述凹槽具有在所述集成电路基板的所述表面下方一深度处的底表面；
绝缘层，所述绝缘层涂覆所述底表面；
底部电极，所述底部电极覆盖所述绝缘层；
块体绝缘体，所述块体绝缘体在所述底部电极上方填充所述凹槽，所述块体绝缘体具有不小于所述深度的一半的最小厚度；和
顶部电极，所述顶部电极沉积在所述块体绝缘体上方。
7.根据权利要求6所述的隔离电容器，其特征在于，所述最小厚度不小于所述凹槽的深度的百分之八十。
8.根据权利要求6所述的隔离电容器，其特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的侧壁部分覆盖的至少一个侧壁，所述顶部电极与所述底部电极的所述侧壁部分相隔不小于所述最小厚度。
9.根据权利要求6所述的隔离电容器，其特征在于，所述隔离电容器还包括：
至少一个晶体管，所述至少一个晶体管具有在所述基板上的主体阱、源极区、漏极区、栅极电介质、栅极和上覆电介质层；
图案化金属化层，所述图案化金属化层在所述基板上，所述图案化金属化层包括：
耦接到所述至少一个晶体管的互连件；和
连接到所述底部电极的底部电极互连件；和
平面化层间电介质，所述平面化层间电介质覆盖所述图案化金属化层和所述块体绝缘体。
10.根据权利要求6所述的隔离电容器，其特征在于，所述顶部电极为覆盖所述平面化层间电介质的第二金属化层的一部分。
11.根据权利要求6至10中任一项所述的隔离电容器，其特征在于，所述凹槽具有涂覆有所述绝缘层并且被所述底部电极的拐角部分覆盖的至少一个平坦的倾斜拐角表面，所述顶部电极与所述拐角部分相隔不小于所述最小厚度。
CN202010018322.4A 2019-01-16 2020-01-08 一种隔离电容器和用于形成隔离电容的方法 Pending CN111446365A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/249,676 2019-01-16
US16/249,676 US10629474B1 (en) 2019-01-16 2019-01-16 Integrated isolation capacitance structure

Publications (1)

Publication Number Publication Date
CN111446365A true CN111446365A (zh) 2020-07-24

Family

ID=70285044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010018322.4A Pending CN111446365A (zh) 2019-01-16 2020-01-08 一种隔离电容器和用于形成隔离电容的方法

Country Status (2)

Country Link
US (1) US10629474B1 (zh)
CN (1) CN111446365A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220181252A1 (en) * 2020-12-03 2022-06-09 International Business Machines Corporation Decoupling capacitor inside gate cut trench

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8168507B2 (en) * 2009-08-21 2012-05-01 International Business Machines Corporation Structure and method of forming enhanced array device isolation for implanted plate EDRAM
US9646972B2 (en) * 2013-09-25 2017-05-09 Intel Corporation Methods of forming buried vertical capacitors and structures formed thereby
US10008457B2 (en) 2016-10-18 2018-06-26 Semiconductor Components Industries, Llc Resonance-coupled signaling between IC modules

Also Published As

Publication number Publication date
US10629474B1 (en) 2020-04-21

Similar Documents

Publication Publication Date Title
US8053353B2 (en) Method of making connections in a back-lit circuit
US8748308B2 (en) Through wafer vias and method of making same
US8035198B2 (en) Through wafer via and method of making same
US8299566B2 (en) Through wafer vias and method of making same
US8907410B2 (en) TSV structure with a built-in U-shaped FET transistor for improved characterization
EP2720236B1 (en) High-voltage integrated metal capacitor and fabrication method
CN102074564A (zh) 用于cmos图像传感器的结合处理
CN109712959B (zh) Mems与ic装置的单块整合
US20130270712A1 (en) Through silicon via structure and method of fabricating the same
JPS6232630A (ja) コンタクトプラグの形成方法
US20220310682A1 (en) Semiconductor device and manufacturing method therefor
CN115053329A (zh) 具有电过应力完整性的高电压隔离屏障
US11049820B2 (en) Crack suppression structure for HV isolation component
CN102856247A (zh) 一种背面硅通孔制作方法
CN111446365A (zh) 一种隔离电容器和用于形成隔离电容的方法
US6384452B1 (en) Electrostatic discharge protection device with monolithically formed resistor-capacitor portion
CN109712953B (zh) 一种半导体器件的制造方法和半导体器件
US6365521B1 (en) Passivation for tight metal geometry
JP4717972B2 (ja) 集積回路の製造方法
KR102319994B1 (ko) 반도체 구조체 및 그 제조 방법
US7095118B2 (en) High-Frequency semiconductor device with noise elimination characteristic
US20230047044A1 (en) Galvanic high voltage isolation capability enhancement on reinforced isolation technologies
US6025272A (en) Method of planarize and improve the effectiveness of the stop layer
JP5429764B2 (ja) チップ及びチップの製造方法
US20030075807A1 (en) Interconnect structure with a cap layer on an IMD layer and a method of formation thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination