CN111415988A - 用于施加沟道应力的鳍状物修整插塞结构 - Google Patents

用于施加沟道应力的鳍状物修整插塞结构 Download PDF

Info

Publication number
CN111415988A
CN111415988A CN201911226526.0A CN201911226526A CN111415988A CN 111415988 A CN111415988 A CN 111415988A CN 201911226526 A CN201911226526 A CN 201911226526A CN 111415988 A CN111415988 A CN 111415988A
Authority
CN
China
Prior art keywords
fin
gate
integrated circuit
dielectric material
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911226526.0A
Other languages
English (en)
Inventor
L·古勒尔
N·林德特
B·古哈
S·希瓦库马
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN111415988A publication Critical patent/CN111415988A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开描述了用于施加沟道应力的鳍状物修整插塞结构。在示例中，集成电路结构包括包含硅的鳍状物，该鳍状物具有顶部和侧壁。鳍状物具有将第一鳍状物部分和第二鳍状物部分分隔开的沟槽。包括栅极电极的第一栅极结构在第一鳍状物部分的顶部之上并且在横向上与第一鳍状物部分的侧壁相邻。包括栅极电极的第二栅极结构在第二鳍状物部分的顶部之上并且在横向上与第二鳍状物部分的侧壁相邻。隔离结构在鳍状物的沟槽中，该隔离结构在第一栅极结构和第二栅极结构之间。隔离结构包括在横向上与第一电介质材料不同的凹陷的第二电介质材料的第一电介质材料，该凹陷的第二电介质材料在横向上围绕氧化催化剂层。

Description

用于施加沟道应力的鳍状物修整插塞结构
技术领域
本公开的实施例涉及先进集成电路结构制造领域，并且特别地，涉及用于施加沟道应力的鳍状物修整插塞结构以及制造用于施加沟道应力的鳍状物修整插塞结构的方法。
背景技术
在过去几十年中，集成电路中特征的缩放已成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，使得制造出具有更大容量的产品。然而，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
常规的和目前已知的制造工艺的变化性可能限制将它们进一步延伸到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能需要引入新的方法或将新技术集成到当前制造工艺中或替代当前制造工艺。
附图说明
图1A和图1B示出了根据本公开的实施例的表示用于形成局部隔离结构的具有多个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图2A-图2D示出了根据本公开的另一个实施例的表示用于形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图3示出了根据本公开的实施例的具有用于局部隔离的具有多个栅极间隔的鳍状物的集成电路结构的截面图。
图4A示出了根据本公开的另一个实施例的具有用于局部隔离的具有单个栅极间隔的鳍状物的集成电路结构的截面图。
图4B示出了根据本公开的实施例的示出可以形成鳍状物隔离结构来代替栅极电极的位置的截面图。
图5A-图5C示出了根据本公开的实施例的使用鳍状物修整隔离方法制造的鳍状物切口的各种深度可能性。
图6示出了根据本公开的实施例的显示鳍状物内的鳍状物切口的局部深度与较宽位置的深度的可能选择的平面图和沿a-a'轴截取的相应截面图。
图7A和图7B示出了根据本公开的实施例的在选择具有宽切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。
图8A和图8B示出了根据本公开的实施例的在选择具有局部切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。
图9A至图9H示出了根据本公开的实施例的在制造具有鳍状物修整电介质插塞的集成电路结构的方法中的各种操作的截面图。
图10示出了根据本公开的实施例的出于说明性目的在所有可能位置处具有鳍状物修整插塞结构的结构的截面图。
图11示出了根据本公开的实施例的具有压缩单轴应力的鳍状物的倾斜视图。
图12A和图12B示出了根据本公开的实施例的表示在选择栅极线切口位置中对用于形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图13A-13C示出了根据本公开的实施例的用于图12B的结构的各个区域的用于多切口和鳍状物修整隔离(FTI)局部鳍状物切口位置和用于仅多切口位置的电介质插塞的各种可能性的截面图。
图14示出了根据本公开的一种实施方式的计算设备。
图15示出了包括本公开的一个或多个实施例的内插器。
图16是根据本公开的实施例的采用根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的IC的移动计算平台的等距视图。
图17示出了根据本公开的实施例的倒装芯片安装的管芯的截面图。
具体实施方式
描述了先进集成电路结构制造。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便提供对本公开的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，未详细描述诸如集成电路设计布局的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，应当理解，附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。
以下具体实施方式本质上仅是说明性的，并不旨在限制主题的实施例或此类实施例的应用和使用。如本文中所使用的，词语“示例性”是指“用作示例、实例或说明”。本文中描述为示例性的任何实施方式不一定被解释为比其他实施方式优选或有利。此外，并非旨在受到在前述技术领域、背景技术、发明内容或以下具体实施方式中提出的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定指相同的实施例。可以按照与本公开一致的任何合适方式来组合特定特征、结构或特性。
术语。以下段落为在本公开(包括所附权利要求)中发现的术语提供了定义或上下文：
“包括”。该术语是开放式的。如所附权利要求书中所使用的，该术语不排除附加的结构或操作。
“被配置为”。可以将各种单元或部件描述或要求为“被配置为”执行一个或多个任务。在这样的上下文中，“被配置为”用于通过指示单元或部件包括在操作期间执行那些一个或多个任务的结构来表示结构。这样，可以说单元或部件被配置为即使在指定的单元或部件当前不操作(例如，未开启或未激活)时也执行任务。记载单元或电路或部件“被配置为”执行一个或多个任务明确地旨在不为该单元或部件引用35U.S.C§112第六段。
“第一”、“第二”等。如本文所使用的，这些术语用作它们之前的名词的标签，并不暗示任何类型的排序(例如，空间、时间、逻辑等)。
“耦合”--以下描述是指元件或节点或特征被“耦合”在一起。如本文中所使用的，除非另有明确说明，否则“耦合”是指一个元件或节点或特征直接或间接地接合到另一元件或节点或特征(或直接或间接地与之通信)，而不一定是机械地接合。
另外，某些术语也可以在以下描述中仅出于参考的目的而使用，并且因此不旨在进行限制。例如，诸如“上部”、“下部”、“在…上方”和“在…下方”的术语是指附图中所参考的方向。诸如“前面”、“背面”、“后面”、“侧面”、“外侧”和“内侧”之类的术语描述了在一致但任意的参考系内的部件的部分的取向或位置或这两者，通过参考描述所讨论的部件的文本和相关联的附图使所述部件的部分的取向或位置或这两者清楚。这样的术语可以包括以上具体提到的词语、其派生词以及相似含义的词。
“抑制”--如本文所使用的，抑制用于描述降低或最小化效果。当部件或功能被描述为抑制动作、运动或条件时，它可能会完全阻止结果或后果或将来的状态。另外，“抑制”还可以指降低或减少否则可能发生的后果、表现或效果。因此，当部件、元件或特征被称为抑制结果或状态时，其不必完全防止或消除该结果或状态。
本文所述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中对各个器件(例如，晶体管、电容器、电阻器等)进行图案化。FEOL通常涵盖直到(但不包括)金属互连层的沉积的所有操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆(例如，没有任何布线)。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件(例如，晶体管、电容器、电阻器等)利用晶圆上的布线(例如，一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属层级、和用于芯片到封装连接的键合点。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加10个以上的金属层。
以下描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样，尽管可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
根据本文所述的一个或多个实施例，描述了鳍状物修整隔离(FTI)和用于隔离的鳍状物的单个栅极间隔。利用从衬底表面突出的半导体材料的鳍状物的非平面晶体管采用包裹鳍状物的两个、三个或甚至所有侧面的栅极电极(即，双栅极、三栅极、纳米线晶体管)。然后源极区和漏极区通常形成在栅极电极的任一侧上的鳍状物中或形成为鳍状物的再生长部分。为了将第一非平面晶体管的源极或漏极区与相邻的第二非平面晶体管的源极或漏极区隔离，可以在两个相邻的鳍状物之间形成间隙或空间。这种隔离间隙通常需要某种掩模刻蚀。一旦隔离，典型地利用某种掩模刻蚀(例如，线刻蚀或开口刻蚀，取决于具体实施方式)再次将栅极堆叠体图案化在各个鳍状物之上。
上述鳍状物隔离技术的一个潜在问题是栅极未与鳍状物的端部自对准，并且栅极堆叠体图案与半导体鳍状物图案的对准依赖于这两个图案的重叠。这样，光刻覆盖容差被添加到半导体鳍状物和隔离间隙的尺寸设定中，其中对于给定级别的晶体管功能而言，鳍状物需要比在其他情况下更长的长度，并且隔离间隙比在其他情况下更大。因此，减少这种过大的尺寸设定的器件架构和制造技术在晶体管密度方面提供了非常有利的改进。
上述鳍状物隔离技术的另一个潜在问题是，半导体鳍状物中期望用于改善载流子迁移率的应力可能会从晶体管的沟道区中流失，其中在制造过程中使太多鳍状物表面自由，从而使鳍状物应变松弛。因此，维持较高水平的期望鳍状物应力的器件架构和制造技术在非平面晶体管性能方面提供了有利的改进。
根据本公开的实施例，本文描述了贯穿栅极鳍状物隔离架构和技术。在所示的示例性实施例中，微电子器件(例如集成电路(IC))中的非平面晶体管以与晶体管的栅极电极自对准的方式彼此隔离。尽管本公开的实施例实际上可以应用于采用非平面晶体管的任何IC，但是示例性IC包括但不限于包括逻辑和存储器(SRAM)部分、RFIC(例如，包括数字基带和模拟前端模块的无线IC)和电源IC的微处理器内核。
在实施例中，相邻的半导体鳍状物的两个端部利用隔离区域而彼此电隔离，该隔离区域在仅使用一个图案化掩模层级的情况下相对于栅极电极被定位。在实施例中，采用单个掩模形成固定间距的多个牺牲占位条，该占位条的第一子集限定隔离区域的位置或尺寸，而该占位条的第二子集限定栅极电极的位置或尺寸。在某些实施例中，去除占位条的第一子集，并且由于第一子集去除而在开口中的半导体鳍状物中形成隔离切口，同时占位条的第二子集最终被非牺牲栅极电极堆叠体替换。由于采用了用于栅极电极替换的占位条的子集来形成隔离区域，因此该方法和所得到的架构在本文中被称为“贯穿栅极”隔离。本文所述的一个或多个贯穿栅极隔离实施例可以例如实现更高的晶体管密度和更高水平的有利的晶体管沟道应力。
利用在放置或限定栅极电极之后限定的隔离，可以实现更大的晶体管密度，因为利用栅极电极可以使鳍状物隔离尺寸设定和放置在间距方面完美，从而使得栅极电极和隔离区域都是单个掩蔽层级的最小特征间距的整数倍数。在半导体鳍状物与其上设置有鳍状物的衬底具有晶格失配的其他实施例中，通过在放置或限定栅极电极之后再限定隔离，来维持更大程度的应变。对于这样的实施例，在限定鳍状物的端部之前形成的晶体管的其他特征(例如栅极电极和添加的源极或漏极材料)有助于在将隔离切口制作到鳍状物中之后机械地维持鳍状物应变。
为了提供进一步的上下文，晶体管缩放可以受益于芯片内的单元的更密集封装。目前，大多数单元通过具有掩埋的鳍状物的两个或多个虚设栅极与其相邻单元隔开。通过刻蚀在将一个单元与另一个单元连接的两个或更多个虚设栅极下方的鳍状物来隔离单元。如果将相邻的单元分隔开的虚设栅极的数量可以从两个或更多个减少到一个，则缩放可以显著受益。如上所解释的，一种解决方案需要两个或更多个虚设栅极。在鳍状物图案化期间，刻蚀两个或更多个虚设栅极下方的鳍状物。这种方法的潜在问题是虚设栅极消耗了芯片上可以用于单元的空间。在实施例中，本文描述的方法使得能够仅使用单个虚设栅极来将相邻的单元分隔开。
在实施例中，鳍状物修整隔离方法被实施为自对准图案化方案。在此，刻蚀出单个栅极下方的鳍状物。因此，相邻的单元可以通过单个虚设栅极分隔开。这种方法的优点可以包括节省芯片上的空间并允许更多的计算能力用于给定区域。该方法还可以允许以子鳍状物间距距离执行鳍状物修整。
图1A和图1B示出了根据本公开的实施例的表示用于形成局部隔离结构的具有多个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图1A，示出了具有沿第一方向104的长度的多个鳍状物102。沿与第一反向104正交的第二方向108示出了限定用于最终形成多个栅极线的位置的栅格106，栅格106之间具有间隔107。
参考图1B，切割多个鳍状物102的一部分(例如，通过刻蚀工艺去除)，从而留下在其中具有切口112的鳍状物110。因此最终形成在切口112中的隔离结构具有超过单个栅极线(例如，三个栅极线106的尺寸)的尺寸。因此，最终沿栅极线106的位置形成的栅极结构将至少部分地形成在开口112中形成的隔离结构之上。因此，切口112是相对较宽的鳍状物切口。
图2A-图2D示出了根据本公开的另一个实施例的表示用于形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图2A，制造集成电路结构的方法包括形成多个鳍状物202，多个鳍状物202中的各个鳍状物沿第一方向204具有最长的尺寸。多个栅极结构206在多个鳍状物202之上，栅极结构206中的各个栅极结构沿与第一方向204正交的第二方向208具有最长的尺寸。在实施例中，栅极结构206是例如由多晶硅制造的牺牲或虚设栅极线。在一个实施例中，多个鳍状物202是硅鳍状物，并且与下面的硅衬底的一部分是连续的。
参考图2B，在多个栅极结构206中的相邻栅极结构之间形成电介质材料结构210。
参考图2C，去除多个栅极结构206之一的部分212，以暴露出多个鳍状物202中的每一个的部分214。在实施例中，去除多个栅极结构206之一的部分212涉及使用比多个栅极结构206之一的部分212的宽度218更宽的光刻窗口216。
参考图2D，去除多个鳍状物202中的每一个的暴露部分214以形成切口区域220。在实施例中，使用干法或等离子刻蚀工艺去除多个鳍状物202中的每一个的暴露部分214。在实施例中，去除多个鳍状物202中的每一个的暴露部分214涉及刻蚀到小于多个鳍状物202的高度的深度。在一个这样的实施例中，该深度大于多个鳍状物202中的源极或漏极区的深度。在实施例中，该深度比多个鳍状物202的有源部分的深度更深，以提供隔离裕度。在实施例中，去除多个鳍状物202中的每一个的暴露部分214，而不刻蚀或基本上不刻蚀多个鳍状物202的源极或漏极区(例如外延源极或漏极区)。在一个这样的实施例中，去除多个鳍状物202中的每一个的暴露部分214，而不在横向上刻蚀或基本上不在横向上刻蚀多个鳍状物202的源极或漏极区(例如外延源极或漏极区)。
在实施例中，例如在多个鳍状物202中的每一个的所去除部分214的位置中，最终利用绝缘层填充切口区域220。示例性绝缘层或“多切口”或“插塞”结构如下所述。然而，在其他实施例中，仅部分地利用绝缘层填充切口区域200，然后在其中形成导电结构。导电结构可以用作局部互连。在实施例中，在利用绝缘层或容纳局部互连结构的绝缘层填充切口区域220之前，可以通过固体源掺杂剂层通过切口区域220将掺杂剂注入或输送到一个或多个鳍状物的局部切口部分中。
图3示出了根据本公开的实施例的具有用于局部隔离的具有多个栅极间隔的鳍状物的集成电路结构的截面图。
参考图3，硅鳍状物302具有在横向上与第二鳍状物部分306相邻的第一鳍状物部分304。第一鳍状物部分304通过相对较宽的切口308与第二鳍状物部分306分隔开，例如结合图1A和图1B所描述的那样，相对较宽的切口308具有宽度X。电介质填充材料310形成在相对较宽的切口308中，并且将第一鳍状物部分304与第二鳍状物部分306电隔离。多个栅极线312在硅鳍状物302之上，其中栅极线中的每一个可以包括栅极电介质和栅极电极堆叠体314、电介质盖层316和侧壁间隔物318。两个栅极线(左边两个栅极线312)占据相对较宽的切口308，并且因此，第一鳍状物部分304实际上通过两个虚设栅极或无源栅极与第二鳍状物部分306分隔开。
相反，鳍状物部分可以分隔开单个栅极距离。作为示例，图4A示出了根据本公开的另一个实施例的有具有用于局部隔离的具有单个栅极间隔的鳍状物的集成电路结构的截面图。
参考图4A，硅鳍状物402具有在横向上与第二鳍状物部分406相邻的第一鳍状物部分404。第一鳍状物部分404通过相对较窄的切口408与第二鳍状物部分406分隔开，例如结合图2A-2D所描述的那样，相对较窄的切口408具有宽度Y，其中Y小于图3的X。电介质填充材料410形成在相对较窄的切口408中并且将第一鳍状物部分404与第二鳍状物部分406电隔离。多个栅极线412在硅鳍状物402之上，其中栅极线中的每一个可以包括栅极电介质和栅极电极堆叠体414、电介质盖层416和侧壁间隔物418。电介质填充材料410占据先前单个栅极线所在的位置，并且因此，第一鳍状物部分404通过单个“插入”的栅极线与第二鳍状物部分406分隔开。在一个实施例中，如图所示，残留的间隔物材料420保留在去除的栅极线部分的位置的侧壁上。应当理解，鳍状物402的其他区域可以通过由更早的、更宽的鳍状物切割工艺所制造的两个或甚至更多个无源栅极线(具有三个无源栅极线的区域422)彼此隔离，如下所述。
再次参考图4A，集成电路结构400包括鳍状物402，例如硅鳍状物。鳍状物402沿第一方向450具有最长的尺寸。隔离结构410沿第一方向450将鳍状物402的第一上部404与鳍状物402的第二上部406分隔开。隔离结构410沿第一方向450具有中心411。
第一栅极结构412A在鳍状物402的第一上部404之上，第一栅极结构412A沿与第一方向450正交的第二方向452(例如，进入页面)具有最长的尺寸。第一栅极结构412A的中心413A与隔离结构410的中心411沿第一方向450间隔开一定间距。第二栅极结构412B在鳍状物的第一上部404之上，第二栅极结构412B沿第二方向452具有最长的尺寸。第二栅极结构412B的中心413B与第一栅极结构412A的中心413A沿第一方向450间隔开一定间距。第三栅极结构412C在鳍状物402的第二上部406之上，第三栅极结构412C沿第二方向452具有最长的尺寸。第三栅极结构412C的中心413C与隔离结构410的中心411沿第一方向450间隔开一定间距。在实施例中，如图所示，隔离结构410具有与第一栅极结构412A的顶部、第二栅极结构412B的顶部和第三栅极结构412C的顶部基本共面的顶部。
在实施例中，第一栅极结构412A、第二栅极结构412B和第三栅极结构412C中的每一个包括在高k栅极电介质层462的侧壁上和侧壁之间的栅极电极460，如示例性第三栅极结构412C所示。在一个这样的实施例中，第一栅极结构412A、第二栅极结构412B和第三栅极结构412C中的每一个还包括在栅极电极460上以及在高k栅极电介质层462的侧壁上的绝缘盖416。
在实施例中，集成电路结构400还包括在鳍状物402的第一上部404上、在第一栅极结构412A和隔离结构410之间的第一外延半导体区域464A。第二外延半导体区域464B在鳍状物402的第一上部404上、在第一栅极结构412A和第二栅极结构412B之间。第三外延半导体区域464C在鳍状物402的第二上部406上、在第三栅极结构412C和隔离结构410之间。在一个实施例中，第一外延半导体区域464A、第二外延半导体区域464B和第三外延半导体区域464C包括硅和锗。在另一个实施例中，第一外延半导体区域464A、第二外延半导体区域464B和第三外延半导体区域464C包括硅。
在实施例中，隔离结构410在鳍状物402的第一上部404和鳍状物402的第二上部406上引起应力。在一个实施例中，应力是压缩应力。在另一个实施例中，应力是拉伸应力。在其他实施例中，隔离结构410是部分填充的绝缘层，然后在其中形成导电结构。导电结构可以用作局部互连。在实施例中，在形成具有绝缘层或具有容纳局部互连结构的绝缘层的隔离结构410之前，通过固体源掺杂剂层将掺杂剂注入或输送到一个或多个鳍状物的局部切口部分中。
在另一方面，应理解，可以在鳍状物切口的局部位置或鳍状物切口的较宽位置处形成诸如上述隔离结构410的隔离结构来代替有源栅极电极。另外，鳍状物切口的这种局部或较宽位置的深度可以形成为在鳍状物内相对于彼此变化的深度。在第一示例中，图4B示出了根据本公开的实施例的显示可以形成鳍状物隔离结构来代替栅极电极的位置的截面图。
参考图4B，鳍状物480(例如硅鳍状物)形成在衬底482上方并且可以与衬底482是连续的。鳍状物480具有鳍状物端部或宽鳍状物切口484，例如，可以例如在上述的鳍状物修整最后方法中在鳍状物图案化时形成鳍状物端部或宽鳍状物切口484。鳍状物480还具有局部切口486，其中例如使用如上所述的利用电介质插塞代替虚设栅极的鳍状物修整隔离方法将鳍状物480的一部分去除。有源栅极电极488形成在鳍状物之上，并且出于说明的目的，有源栅极电极488被示出为略微在鳍状物480的前面，鳍状物480在背景中，其中虚线表示从前面看过去被覆盖的区域。可以在鳍状物端部或宽鳍状物切口484处形成电介质插塞490，以代替在这样的位置处使用有源栅极。另外，或替代地，可以在局部切口486处形成电介质插塞492，以代替在这样的位置使用有源栅极。应当理解，在鳍状物480的处于有源栅极电极488和插塞490或492之间的位置处还示出了外延源极或漏极区494。另外，如图4B所示，在实施例中，与较宽切口的位置处的鳍状物的端部相比，局部切口486处的鳍状物的端部的表面粗糙度更粗糙。
图5A-5C示出了根据本公开的实施例的使用鳍状物修整隔离方法制造的鳍状物切口的各种深度可能性。
参考图5A，半导体鳍状物500(例如硅鳍状物)形成在下面的衬底502上方并且可以与下面的衬底502是连续的。如绝缘结构504相对于鳍状物500的高度所限定的，鳍状物500具有下鳍状物部分500A和上鳍状物部分500B。局部鳍状物隔离切口506A将鳍状物500分隔成第一鳍状物部分510和第二鳍状物部分512。在图5A的示例中，如沿a-a'轴所示，局部鳍状物隔离切口506A的深度是鳍状物500到衬底502的整个深度。
参考图5B，在第二示例中，如沿a-a'轴所示，局部鳍状物隔离切口506B的深度比鳍状物500到衬底502的整个深度更深。也就是说，切口506B延伸到下面的衬底502中。
参考图5C，在第三示例中，如沿a-a'轴所示，局部鳍状物隔离切口506C的深度小于鳍状物500的整个深度，但比隔离结构504上表面更深。再次参考图5C，在第四示例中，如沿a-a'轴所示，局部鳍状物隔离切口506D的深度小于鳍状物500的整个深度，并且在与隔离结构504的上表面大致共面的层级。
图6示出了根据本公开的实施例的显示鳍状物内的鳍状物切口的局部深度与较宽位置的深度的可能选择的平面图和沿a-a'轴截取的相应截面图。
参考图6，第一和第二半导体鳍状物600和602(例如硅鳍状物)具有在绝缘结构604上方延伸的上鳍状物部分600B和602B。鳍状物600和602两者具有例如可以在上述鳍状物修整最后方法中在鳍状物图案化时形成的鳍状物端部或宽鳍状物切口606。鳍状物600和602两者还具有局部切口608，其中，例如使用如上所述的利用电介质插塞代替虚设栅极的鳍状物修整隔离方法将鳍状物600或602的一部分去除。在实施例中，如图6所示，在局部切口608处的鳍状物600和602的端部的表面粗糙度比在位置606处的鳍状物的端部更粗糙。
参考图6的截面图，可以在绝缘结构604的高度下方看到下鳍状物部分600A和602A。在该截面图中还看到的是鳍状物的在形成绝缘结构604之前在鳍状物修整最后工艺处去除的剩余部分610，如上所述。尽管被示出为在衬底上方突出，但是剩余部分610也可以在衬底的层级或进入衬底内，如由附加的示例性宽切口深度620所示的。应当理解，鳍状物600和602的宽切口606也可以处于针对切口深度620所描述的层级，示出了其示例。如图所示，局部切口608可以具有与针对图5A-5C描述的深度相对应的示例性深度。
在另一方面，可以定制形成在局部或宽鳍状物切口的位置中的电介质插塞，以向鳍状物或鳍状物部分提供特定的应力。在这样的实施方式中，电介质插塞可以被称为鳍状物端部应力源。在电介质插塞形成在局部鳍状物切口的位置中的情况下，电介质插塞可以被称为鳍状物修整插塞结构。这样的鳍状物修整插塞结构可以施加沟道应力。
一个或多个实施例涉及基于鳍状物的半导体器件的制造。可以通过由多插塞填充工艺引起的沟道应力来实现对这种器件的性能改善。实施例可以包括在多插塞填充工艺中利用材料特性来在金属氧化物半导体场效应晶体管(MOSFET)沟道中引起机械应力。结果，所引起的应力可以提高晶体管的迁移率和驱动电流。另外，本文所述的插塞填充方法可以允许消除沉积期间的任何接缝或空隙形成。
为了提供上下文，操纵邻接鳍状物的插塞填充物的独特材料特性可以在沟道内引起应力。根据一个或多个实施例，通过调整插塞填充材料的组成、沉积和后处理条件，调制沟道中的应力以使NMOS和PMOS晶体管均受益。另外，与其他常见的应力源技术(例如外延源极或漏极)相比，这样的插塞可以更深地存在于鳍状物衬底中。达到这种效果的插塞填充物的性质还消除了沉积期间的接缝或空隙，并减轻了工艺期间的某些缺陷模式。
为了提供进一步的上下文，目前不存在用于栅极(多)插塞的有意的应力工程设计。不幸的是，随着器件间距缩小，传统应力源(例如外延源极或漏极、虚设多栅极去除、应力衬层等)的应力增强趋于减弱。根据本公开的一个或多个实施例，为解决上述问题中的一个或多个，将附加的应力源并入晶体管结构中。这种工艺的另一个可能的好处可能是消除其他化学气相沉积方法可能常见的插塞内的接缝或空隙。
图7A和图7B示出了根据本公开的实施例的在选择具有宽切口的鳍状物的端部处的鳍状物端部应力源位置(例如，作为如上所述的鳍状物修整最后工艺的部分)的方法中的各种操作的截面图。
参考图7A，鳍状物700(例如硅鳍状物)形成在衬底702上方并且可以与衬底702是连续的。鳍状物700具有例如可以在例如上述鳍状物修整最后方法中在鳍状物图案化时形成的鳍状物端部或宽鳍状物切口704。有源栅极电极位置706和虚设栅极电极位置708形成在鳍状物700之上，并且出于说明目的，被示出为略微在鳍状物700的前方，并且鳍状物700在背景中，其中虚线表示从前面看过去被覆盖的区域。应当理解，在栅极位置706和708之间的鳍状物700的位置处还示出了外延源极或漏极区710。另外，在栅极位置706和708之间的鳍状物700的位置处包括层间电介质材料712。
参考图7B，去除栅极占位结构或虚设栅极位置708，从而暴露出鳍状物端部或宽鳍状物切口704。该去除产生了开口720，在该开口中可以最终形成电介质插塞，例如鳍状物端部应力源电介质插塞。
图8A和图8B示出了根据本公开的实施例的在选择具有局部切口的鳍状物的端部处的鳍状物端部或鳍状物修整应力源位置(例如，作为如上所述的鳍状物修整最后工艺的部分)的方法中的各种操作的截面图。
参考图8A，鳍状物800(例如硅鳍状物)形成在衬底802上方并且可以与衬底802是连续的。鳍状物800具有局部切口804，其中，例如使用如上所述的去除虚设栅极并且在局部位置刻蚀鳍状物的鳍状物修整隔离方法将鳍状物800的一部分去除。有源栅极电极位置806和虚设栅极电极位置808形成在鳍状物800之上，并且出于说明的目的，其被示出为略微在鳍状物800的前面，并且鳍状物800在背景中，其中虚线表示从前面看过去被覆盖的区域。应当理解，在栅极位置806和808之间的鳍状物800的位置处还示出了外延源极或漏极区810。另外，在栅极位置806和808之间的鳍状物800的位置处包括层间电介质材料812。
参考图8B，去除栅极占位结构或虚设栅极电极位置808，从而暴露出具有局部切口804的鳍状物端部。该去除产生了开口820，在该开口中可以最终形成电介质插塞，例如鳍状物端部应力源电介质插塞。
在另一方面，用硅(Si)膜填充或部分填充FTI开口，并且使用催化氧化(Cat-OX)工艺将Si转换为氧化硅或二氧化硅。该转换可能伴随着SiO2的体积增加，从而在相邻的器件上产生应力。作为示例，图9A至图9H示出了根据本公开的实施例的在制造具有鳍状物修整电介质插塞的集成电路结构的方法中的各种操作的截面图。对于所描绘的每个操作，示出了鳍状物切口截面图以及相对应的栅极切口截面图。
参考图9A，起始结构900包括鳍状物904，例如硅鳍状物。鳍状物904包括在下鳍状物部分或子鳍状物部分904B上方的上鳍状物部分904A。下鳍状物部分904B在隔离层902(例如沟槽隔离结构)内。尽管未示出，但是衬底可以在下鳍状物部分904B和隔离层902下方。
结构形成在上鳍状物部分904A的部分之上并且暴露出上鳍状物部分904A的一部分。例如，在一个实施例中，该结构是包括栅极电极908、绝缘栅极盖或硬掩模910和栅极间隔物906的虚设栅极结构或永久栅极结构。在另一个实施例中，该结构是包括沟槽接触部或沟槽接触占位部908、绝缘沟槽盖或硬掩模910和电介质间隔物906的虚设沟槽接触结构或永久沟槽接触结构。在前一种情况下，在两个紧邻的栅极结构之间形成开口。在后一种情况下，例如通过去除两个沟槽接触结构之间的替换栅极结构以暴露出上鳍状物部分904A的一部分来形成开口。永久栅极电极位置(图9A中未示出)还在沟槽接触部或沟槽接触占位部908的外侧上。
参考图9B，刻蚀上鳍状物部分904A的暴露部分以形成将第一鳍状物部分和第二鳍状物部分分隔开的沟槽912(由图9B的栅极切口中描绘的左和右结构覆盖)。在实施例中，使用各向异性干法或等离子体刻蚀工艺形成沟槽912。
参考图9C，在图9B的结构之上形成衬垫电介质层914。在一个实施例中，衬垫电介质层914是氮化硅或包括氮化硅。
参考图9D，在图9C的结构之上形成包括硅的层916。在一个实施例中，包括硅的层916是非晶硅或包括非晶硅。
参考图9E，使包括硅的层916凹陷到沟槽912内以形成包括硅的凹陷层916A。在实施例中，通过在包括硅的层916上的沟槽912中形成硬掩模层(例如碳基硬掩模层)来使包括硅的层916凹陷。然后，使硬掩模层凹陷到沟槽912内的水平。然后去除包括硅的层916的未被凹陷的硬掩模层覆盖的部分，以形成包括硅的凹陷层916A。
再次参考图9E，然后在沟槽912中以及在包括硅的凹陷层916A上形成氧化催化剂层918。在一个实施例中，氧化催化剂层918是氧化铝或包括氧化铝。在另一个实施例中，氧化催化剂层918是氧化镧或包括氧化镧。
参考图9F，在氧化催化剂层918的存在下，包括硅的凹陷层916A被氧化。在实施例中，氧化工艺是可以使硅氧化的工艺，但是氧化速率通过氧化催化剂层918的存在而大大增强。在一个这样的实施例中，增强氧化工艺以快速氧化包括硅的凹陷层916A，从而形成氧化硅或二氧化硅沟槽衬垫层916B。在一个实施例中，形成氧化硅或二氧化硅沟槽衬垫层916B不需氧化(或仅极小程度地氧化)任何其他暴露的硅特征，例如不包括氧化催化剂层918的暴露的鳍状物部分。在实施例中，氧化工艺涉及湿法氧化退火，例如在水或水蒸气存在下加热该结构。
在实施例中，由于在并入氧时膜的膨胀，氧化硅或二氧化硅沟槽衬垫层916B的体积大于包括硅的凹陷层916A的体积。在一个实施例中，有效膨胀的氧化硅或二氧化硅沟槽衬垫层916B推压在沟槽912形成之后剩余的上部硅鳍状物部分的端部。在一个这样的实施例中，该效果向在沟槽912形成之后剩余的上部硅鳍状物部分提供了压缩应力。在实施例中，由于在并入氧时膜的膨胀，氧化硅或二氧化硅沟槽衬垫层916B的体积比包括硅的凹陷层916A的体积大了大约30％。在实施例中，膨胀的氧化硅或二氧化硅沟槽衬垫层916B使部分918A陷获在膨胀的氧化硅或二氧化硅沟槽衬垫层916B内，如所描绘的。
参考图9G，该方法涉及去除氧化催化剂层918的不包括被陷获在膨胀的氧化硅或二氧化硅沟槽衬垫层916B内的部分918A的部分。在实施例中，执行去除氧化催化剂层918的部分，以使得氧化催化剂层918的一部分保留在氧化硅或二氧化硅沟槽衬垫层916B之上，如所描绘的。然而，在其他实施例中，仅被陷获在膨胀的氧化硅或二氧化硅沟槽衬垫层916B的垂直接缝内的部分918A被保留，从而暴露氧化硅或二氧化硅沟槽衬垫层916B的上表面。
参考图9H，沟槽912的剩余部分填充有填充电介质材料920。在一个实施例中，填充电介质材料920形成在氧化催化剂层918的剩余部分上以保留在氧化硅或二氧化硅沟槽衬垫层916B之上，如所描绘的。在另一个实施例中，填充电介质材料920形成在被陷获在膨胀的氧化硅或二氧化硅沟槽衬垫层916B的垂直接缝内的氧化催化剂层的部分918A上，并且形成在氧化硅或二氧化硅沟槽衬垫层916B的暴露的上表面上。在实施例中，使用均厚沉积和平坦化方法来形成填充电介质材料920。在一个实施例中，平坦化停止在衬垫电介质层914的过载部分上，如所描绘的。在其他实施例中，平坦化去除了衬垫电介质层914的过载部分。在实施例中，填充电介质材料920由诸如但不限于氧化硅、二氧化硅、氧氮化硅或氮化硅的材料组成或包括所述材料。
再次参考图9A-图9H，根据本公开的实施例，集成电路结构包括鳍状物904，鳍状物904包括硅，鳍状物904具有顶部和侧壁。鳍状物具有将第一鳍状物部分(左侧904A)和第二鳍状物部分(右侧904A)分隔开的沟槽912。诸如包括栅极电极的第一栅极结构(或替代地，第一沟槽接触结构或占位结构)的第一结构906/908/910在第一鳍状物部分(左侧904A)的顶部之上并且在横向上与第一鳍状物部分(左侧904A)的侧壁相邻。诸如包括栅极电极的第二栅极结构(或替代地，第二沟槽接触结构或占位结构)的第二结构906/908/910在第二鳍状物部分(右侧904A)的顶部之上并且在横向上与第二鳍状物部分(右侧904A)的侧壁相邻。
参考图9H，隔离结构在鳍状物904的沟槽912中。隔离结构在第一栅极结构和第二栅极结构之间。隔离结构包括第一电介质材料914，其在横向上围绕与第一电介质材料914不同的凹陷的第二电介质材料916B。凹陷的第二电介质材料916B在横向上围绕氧化催化剂层918A。
在实施例中，氧化催化剂层918A包括氧化铝。在另一个实施例中，氧化催化剂层918A包括氧化镧。
在实施例中，隔离结构还包括被第一电介质材料914的上部在横向上围绕的第三电介质材料920。第三电介质材料920在氧化催化剂层918或918A的上表面上。在一个这样的实施例中，第三电介质材料920仅在氧化催化剂层918的上表面上，如所描绘的。在另一个实施例中，第三电介质材料920还在第二电介质材料916B的上表面上并且在被第二电介质材料916B陷获的氧化催化剂层的部分918A上。
在实施例中，氧化催化剂层918/918A具有在第二电介质材料916B的上表面上方的上表面，如所描绘的。在另一个实施例(未示出)中，氧化催化剂层918A具有与第二电介质材料916B的上表面共面的上表面。在另一个实施例(未示出)中，氧化催化剂层918A具有在第二电介质材料916B的上表面下方的上表面。
作为示例性结构，图10示出了根据本公开的实施例的出于说明性目的在所有可能(最大)位置处具有鳍状物修整插塞结构的结构的截面图。
参考图10，集成电路结构1000包括上鳍状物部分904A，上鳍状物部分904A具有在其上的、可以包括硬掩模层1004的结构(例如栅极结构)1002。在上鳍状物部分904A之间的沟槽中形成的隔离结构包括第二电介质材料916B和具有被陷获在第二电介质材料916B的接缝中的部分918A的氧化催化剂层。
如上所述，应当理解，多插塞应力效应可以有益于PMOS晶体管(例如，压缩沟道应力)。根据本公开的实施例，半导体鳍状物是单轴应力半导体鳍状物。单轴应力半导体鳍状物可以受到压缩应力的单轴应力。例如，
图11示出了根据本公开的一个或多个实施例的具有压缩单轴应力的鳍状物的倾斜视图。
参考图11，半导体鳍状物1100具有设置在其中的离散的沟道区(C)。源极区(S)和漏极区(D)设置在半导体鳍状物1100中，在沟道区(C)的任一侧上。半导体鳍状物1100的离散的沟道区具有沿单轴压缩应力的方向(箭头从端部1102和1104起始并且指向彼此)从源极区(S)到漏极区(D)的电流方向。因此，本文中所描述的实施例可以被实施为改善晶体管迁移率和驱动电流，从而允许执行得更快的电路和芯片。
在另一个方面，形成栅极线切口(多切口)的位置与形成鳍状物-修整隔离(FTI)局部鳍状物切口的位置之间可以存在关系。在实施例中，仅在形成多切口的位置中形成FTI局部鳍状物切口。然而，在一个这样的实施例中，不必在形成多切口的每个位置处形成FTI切口。
图12A和图12B示出了根据本公开的实施例的表示在选择栅极线切口位置中对用于形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图12A，制造集成电路结构的方法包括形成多个鳍状物1202，多个鳍状物1202中的单个鳍状物沿第一方向1204具有最长的尺寸。多个栅极结构1206在多个鳍状物1202之上，栅极结构1206中的各个栅极结构沿与第一方向1204正交的第二方向1208具有最长的尺寸。在实施例中，栅极结构1206是例如由多晶硅制成的牺牲或虚设栅极线。在一个实施例中，多个鳍状物1202是硅鳍状物并且与下面的硅衬底的一部分是连续的。
再次参考图12A，在多个栅极结构1206中的相邻的栅极结构之间形成电介质材料结构1210。去除多个栅极结构1206中的两个栅极结构的部分1212和1213，以暴露多个鳍状物1202中的每一个的部分。在实施例中，去除栅极结构1206中的两个栅极结构的部分1212和1213涉及使用比栅极结构1206的部分1212和1213中的每一个的宽度更宽的光刻窗口。去除在位置1212处的多个鳍状物1202中的每一个的暴露部分以形成切口区域1220。在实施例中，使用干法或等离子体刻蚀工艺去除多个鳍状物1202中的每一个的暴露部分。然而，掩蔽位置1213处的多个鳍状物1202中的每一个的暴露部分以使其不被去除。在实施例中，区域1212/1220表示多切口和FTI局部鳍状物切口两者。然而，位置1213仅表示多切口。
参考图12B，多切口和FTI局部鳍状物切口的位置1212/1220以及多切口的位置1213填充有绝缘结构1230，例如电介质插塞。示例性的绝缘结构或“多切口”或“插塞”结构在下面描述。
图13A-图13C示出了根据本公开的实施例的用于图12B的结构的各个区域的用于多切口和FTI局部鳍状物切口位置以及用于仅多切口位置的电介质插塞的各种可能性的截面图。
参考图13A，示出了沿图12B的结构的a-a'轴的、在位置1213处的电介质插塞1230的部分1300A的截面图。示出了在未切割的鳍状物1202上并且在电介质材料结构1210之间的电介质插塞1230的部分1300A。
参考图13B，示出了沿图12B的结构的b-b'轴的、在位置1212处的电介质插塞1230的部分1300B的截面图。示出了在切口鳍状物位置1220上并且在电介质材料结构1210之间的电介质插塞1230的部分1300B。
参考图13C，示出了沿图12B的结构的c-c'轴的、在位置1212处的电介质插塞1230的部分1300C的截面图。示出了在鳍状物1202之间并且在电介质材料结构1210之间的沟槽隔离结构1302上的电介质插塞1230的部分1300C。在实施例中，上文描述了其示例，沟槽隔离结构1302包括第一绝缘层1302A、第二绝缘层1302B和第二绝缘层1302B上的绝缘填充材料1302C。
如贯穿本申请所描述的，衬底可以由可以经受制造工艺并且电荷可以在其中迁移的半导体材料组成。在实施例中，本文描述的衬底是由掺杂有电荷载流子(例如但不限于磷、砷、硼或其组合)以形成有源区的晶体硅、硅/锗或锗层组成的体衬底。在一个实施例中，这种体衬底中的硅原子的浓度大于97％。在另一个实施例中，体衬底由生长在不同的晶体衬底上的外延层(例如生长在硼掺杂的体硅单晶衬底上的硅外延层)组成。体衬底可以替代地由III-V族材料组成。在实施例中，体衬底由III-V族材料组成，III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由III-V材料组成，并且电荷-载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如贯穿本申请所描述的，诸如浅沟槽隔离区域或子鳍状物隔离区域的隔离区域可以由适合于最终将永久栅极结构的部分与下层体衬底电隔离或有助于将永久栅极结构的部分与下层体衬底隔离、或者适合于将形成在下层体衬底内的有源区隔离(例如将鳍状物有源区隔离)的材料组成。例如，在一个实施例中，隔离区域由诸如但不限于二氧化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或其组合的电介质材料的一个或多个层组成。
如贯穿本申请所描述的，栅极线或栅极结构可以由包括栅极电介质层和栅极电极层的栅极电极堆叠体组成。在实施例中，栅极电极堆叠体的栅极电极由金属栅极组成，并且栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽铅钪、铌酸铅锌或它们的组合的材料组成。此外，栅极电介质层的一部分可以包括由半导体衬底的顶部几层形成的自然氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实施方式中，栅极电介质的一部分为“U”形结构，其包括基本上平行于衬底表面的底部部分和两个基本垂直于衬底的顶表面的侧壁部分。
在一个实施例中，栅极电极由金属层组成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极由形成在金属功函数设定层上方的非功函数设定填充材料组成。取决于晶体管是PMOS还是NMOS晶体管，栅极电极层可以由P型功函数金属或N型功函数金属构成。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层为功函数金属层并且至少一个金属层为导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将能够形成具有处于约4.9eV和约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将能够形成具有处于约3.9eV和约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构构成，所述“U”形结构包括基本上平行于衬底表面的底部部分和两个基本上垂直于衬底的顶表面的侧壁部分。在另一种实施方式中，形成栅极电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面并且不包括基本垂直于衬底的顶表面的侧壁部分的平面层。在本公开的其他实施方式中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面非U形层的顶上的一个或多个U形金属层构成。
如贯穿本申请所描述的，与栅极线或栅极电极堆叠体相关联的间隔物可以由适于最终使永久栅极结构与相邻的导电接触部(例如自对准接触部)电隔离或有助于将永久栅极结构与相邻导的电接触部(例如自对准接触部)隔离的材料组成。例如，在一个实施例中，间隔物由电介质材料组成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
在实施例中，本文描述的方法可以涉及形成与现有栅极图案非常良好地对准的接触图案，同时消除对具有极其严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本征高度选择性的湿法刻蚀(例如，与干法或等离子刻蚀相比)，以产生接触开口。在实施例中，接触图案是通过利用现有栅极图案与接触插塞光刻操作组合而形成的。在一个这样的实施例中，该方法使得能够消除对其他方法中所用的用以生成接触图案的其他关键光刻操作的需要。在实施例中，沟槽接触栅格没有被单独地图案化，而是形成在多(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽接触栅格。
此外，可以通过替换栅极工艺来制造栅极堆叠体结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并用永久栅极电极材料替换虚设栅极材料。在一个这样的实施例中，永久栅极电介质层也可以在该工艺中形成，而不是被通过从前面的处理执行。在实施例中，虚设栅极通过干法刻蚀或湿法刻蚀工艺来去除。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且用包括使用SF6的干法刻蚀工艺去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且用包括使用含水的NH4OH或氢氧化四甲铵的湿法刻蚀工艺来去除。在一个实施例中，虚设栅极由氮化硅组成，并且用包括含水磷酸的湿法刻蚀来去除。
在实施例中，本文描述的一种或多种方法实质上预期虚设和替换栅极工艺与虚设和替换接触部工艺的组合以实现结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后，在大于约600摄氏度的温度下对永久栅极结构的至少一部分执行退火。退火在形成永久接触部之前执行。
在一些实施例中，半导体结构或器件的布置在隔离区之上的栅极堆叠体或栅极线的部分之上放置栅极接触部。但是，这样的布置可以被认为是对布局空间的低效使用。在另一个实施例中，半导体器件具有与形成在有源区域之上的栅极电极的部分相接触的接触结构。通常，当(例如，除了)在栅极的有源部分之上并且在与沟槽接触过孔相同的层中形成栅极接触结构(例如过孔)之前，本公开的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可以实施这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有的栅极图案对准。相比之下，其他方法通常涉及附加的光刻工艺，在其中将光刻接触图案紧密配准到与选择性接触刻蚀结合的现有栅极图案中。例如，另一工艺可以包括具有对接触特征的单独图案化的多(栅极)栅格的图案化。
间距分割处理和图案化方案可以被实施以实现本文描述的实施例，或者可以被包括作为本文描述的实施例的部分。间距分割图案化通常是指间距减半、间距四等分。间距分割方案可以适用于FEOL处理、BEOL处理或FEOL(器件)和BEOL(金属化)处理。根据本文描述的一个或多个实施例，光学光刻首先被实施，从而以预定义的间距打印单向线(例如，严格地单向或主要地单向)。然后将间距分割处理实施为增加线密度的技术。
在实施例中，用于鳍状物、栅极线、金属线、ILD线或硬掩模线的术语“光栅结构”在本文中用于指紧密间距光栅结构。在一个这样的实施例中，不能直接通过选定的光刻来实现紧密间距。例如，如本领域中已知的，可以首先形成基于选定的光刻的图案，但是可以通过使用间隔物掩模图案化来将间距减小一半。甚至更进一步，可以通过第二轮间隔物掩模图案化来将该原始间距减为四分之一。因此，本文描述的光栅状图案可以具有以基本一致的间距间隔开并且具有基本一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将在百分之十之内，并且宽度变化将在百分之十之内，并且在一些实施例中，间距变化将在百分之五之内，并且宽度变化将在百分之五之内。该图案可以通过间距减半或间距四分或其他间距分割方法来制造。在实施例中，光栅不一定是单个间距。
应了解，并非必须实践上述工艺的所有方面以落入本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠体的有源部分之上制造栅极接触部之前，不需要形成虚设栅极。上述栅极堆叠体实际上可以是最初形成的永久栅极堆叠体。而且，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立存取的双栅极器件或FIN-FET。一个或多个实施例对于以10纳米(10nm)技术节点到亚10纳米(10nm)技术节点制造半导体器件可能特别有用。
用于FEOL层或结构制造的附加或中间操作可以包括标准的微电子制造工艺，例如光刻、刻蚀、薄膜沉积、平坦化(例如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、刻蚀停止层的使用、平坦化停止层的使用或任何其他与微电子部件制造相关联的动作。同样，应当理解，针对前述工艺流程所描述的工艺操作可以以替代的顺序来实践，不是每个操作都必须要执行，或者可以执行附加的操作，或者两个情况都存在。
本文公开的实施例可以用于制造各种各样的不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。而且，集成电路或其他微电子器件可以用在本领域中已知的各种电子设备中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与总线和系统中的其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
图14示出了根据本公开的一种实施方式的计算设备1400。计算设备1400容纳板1402。板1402可以包括多个部件，包括但不限于处理器1404和至少一个通信芯片1406。处理器1404物理地和电气地耦合到板1402。在一些实施方式中，至少一个通信芯片1406也物理地和电气地耦合到板1402。在其他实施方式中，通信芯片1406是处理器1404的部分。
取决于其应用，计算设备1400可以包括可以或可以不物理地和电气地耦合到板1402的其他部件。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多用磁盘(DVD)等)。
通信芯片1406能够实现向和从计算设备1400传输数据的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1406可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算设备1400可以包括多个通信芯片1406。例如，第一通信芯片1406可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片1406可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。
计算设备1400的处理器1404包括封装在处理器1404内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开的实施方式所构建的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可以存储在寄存器或存储器或两者中的其他电子数据的任何器件或器件的一部分。
通信芯片1406还包括封装在通信芯片1406内的集成电路管芯。根据本公开的另一种实施方式，通信芯片的集成电路管芯是根据本公开的实施方式构建的。
在其他实施方式中，容纳在计算设备1400内的另一个部件可以包含根据本公开的实施例的实施方式而构建的集成电路管芯。
在各种实施例中，计算设备1400可以是膝上型计算机、上网本、笔记本、超级本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他实施方式中，计算设备1400可以是处理数据的任何其他电子设备。
图15示出了包括本公开的一个或多个实施例的内插件1500。内插件1500是用于将第一衬底1502桥接至第二衬底1504的中介衬底。第一衬底1502可以是例如集成电路管芯。第二衬底1504可以是例如存储器模块、计算机母板或另一个集成电路管芯。通常，内插件1500的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插件1500可以将集成电路管芯耦合到球栅阵列(BGA)1506，该球栅阵列可以随后耦合到第二衬底1504。在一些实施例中，第一和第二衬底1502/1504被附接到内插件1500的相对侧。在其他实施例中，第一和第二衬底1502/1504被附接到内插件1500的同一侧。并且在其他实施例中，三个或更多衬底通过内插件1500互连。
内插件1500可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件可以由替代的刚性或柔性材料形成，其可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插件可以包括金属互连1508和过孔1510，包括但不限于穿硅过孔(TSV)1512。内插件1500还可以包括嵌入式器件1514，包括无源和有源器件。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在内插器1500上。根据本公开的实施例，本文所公开的装置或工艺可以用于制造内插件1500或用于制造内插件1500中包括的部件。
图16是根据本公开的实施例的采用根据本文描述的一种或多种工艺制造的或包括本文描述的一个或多个特征的集成电路(IC)的移动计算平台1600的等距视图。
移动计算平台1600可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台1600可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且包括在示例性实施例中是(电容、电感、电阻式等)触摸屏的显示屏1605、芯片级(SoC)或封装级集成系统1610、以及电池1613。如图所示，由更高的晶体管封装密度实现的系统1610中的集成度越大，则可以被电池1613或非易失性储存器(例如固态驱动器)占用的移动计算平台1600的部分越大，或者晶体管门计数越大，以提高平台功能。类似地，系统1610中每个晶体管的载流子迁移率越大，则功能就越强大。这样，本文所述的技术可以实现移动计算平台1600中的性能和形状因数的改进。
在放大视图1620中进一步示出了集成系统1610。在示例性实施例中，封装器件1677包括根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的至少一个存储器芯片(例如，RAM)或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件1677连同电源管理集成电路(PMIC)1615、包括宽带RF(无线)发射器和/或接收器(例如，包括数字基带和模拟前端模块，模拟前端模块还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)1625、以及其控制器1611中的一个或多个一起，进一步耦合到板1660。在功能上，PMIC 1615执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池1613的输入端并且具有向所有其他功能模块提供电流供应的输出端。如进一步示出的，在示例性实施例中，RFIC 1625具有耦合到天线的输出端，以提供用于实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物、以及被指定为3G、4G、5G及更高版本的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个可以集成到耦合到封装器件1677的封装衬底的单独IC上，或者集成在耦合到封装器件1677的封装衬底的单个IC(SoC)内。
在另一个方面，半导体封装用于保护集成电路(IC)芯片或管芯，并且还为管芯提供通往外部电路的电接口。随着对更小电子器件的需求的增加，半导体封装被设计得更加紧凑并且必须支持更大的电路密度。此外，对更高性能器件的需求导致对改进的半导体封装的需求，该改进的半导体封装能够实现与后续组装工艺兼容的薄的封装轮廓和低的总体翘曲。
在实施例中，使用通往陶瓷或有机封装衬底的引线键合。在另一个实施例中，使用C4工艺将管芯安装到陶瓷或有机封装衬底。特别地，可以实施C4焊料球连接以在半导体器件和衬底之间提供倒装芯片互连。倒装芯片或受控塌陷芯片连接(C4)是一种用于半导体器件(例如集成电路(IC)芯片、MEMS或部件)的利用焊料凸点代替引线键合的安装。将焊料凸点沉积在位于衬底封装的顶侧的C4焊盘上。为了将半导体器件安装到衬底，将其翻转，使有源侧在安装区域上朝下。焊料凸点用于将半导体器件直接连接到衬底。
图17示出了根据本公开的实施例的倒装芯片安装的管芯的截面图。
参考图17，根据本公开的实施例，装置1700包括根据本文描述的一种或多种工艺制造的或包括本文描述的一个或多个特征的诸如集成电路(IC)的管芯1702。管芯1702在其上包括金属化的焊盘1704。诸如陶瓷或有机衬底的封装衬底1706在其上包括连接1708。管芯1702和封装衬底1706通过耦合到金属化的焊盘1704和连接1708的焊料球1710电连接。底部填充材料1712围绕焊料球1710。
处理倒装芯片可以类似于常规的IC制造，只是有一些附加的操作。在制作工艺临近结束时，将附接焊盘金属化以使其更易于接受焊料。这通常包括若干处理。然后在每个金属化的焊盘上沉积一小滴焊料。然后像平常一样从晶圆上切下芯片。为了将倒装芯片附接到电路中，将芯片倒置以将焊料点置于下层电子设备或电路板上的连接器上。然后通常使用超声或替代地使用回流焊工艺将焊料重新熔化以产生电连接。这也使芯片的电路与下层支座之间留有小空间。在大多数情况下，然后对电绝缘粘合剂进行“底部填充”，以提供更牢固的机械连接，提供热桥，并确保不会因芯片和系统其余部分的不同加热而使焊料点受到应力。
在其他实施例中，根据本公开的实施例，实施诸如通过穿硅过孔(TSV)和硅内插件的较新的封装和管芯到管芯互连方法以制造并入了根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的集成电路(IC)的高性能多芯片模块(MCM)和系统级封装(SiP)。
因此，本公开的实施例包括用于施加沟道应力的鳍状物修整插塞结构、以及制造用于施加沟道应力的鳍状物修整插塞结构的方法。
尽管以上已经描述了具体实施例，但是这些实施例不旨在限制本公开的范围，即使在关于特定特征仅描述了单个实施例的情况下。除非另有说明，否则本公开中提供的特征的示例旨在是说明性的而非限制性的。上面的描述旨在覆盖受益于本公开的本领域技术人员将显而易见的替代、修改和等价方案。
本公开的范围包括本文公开的任何特征或特征的组合(明确地或隐含地)或其任何概括，无论其是否减轻了本文所解决的任何或所有问题。因此，可以在本申请(或要求其优先权的申请)的申请流程期间，对特征的任何这种组合提出新的权利要求。特别地，参考所附权利要求，可以将从属权利要求中的特征与独立权利要求中的特征进行组合，并且可以以任何适当的方式而不是仅以所附权利要求中列举的特定组合来将相应的独立权利要求中的特征进行组合。
以下示例涉及其他实施例。可以将不同实施例的各种特征与所包括的一些特征和被排除的其他特征以各种方式组合，以适合各种不同的应用。
示例性实施例1：一种集成电路结构包括包含硅的鳍状物，该鳍状物具有顶部和侧壁。鳍状物具有将第一鳍状物部分和第二鳍状物部分分隔开的沟槽。包括栅极电极的第一栅极结构在第一鳍状物部分的顶部之上并且在横向上与第一鳍状物部分的侧壁相邻。包括栅极电极的第二栅极结构在第二鳍状物部分的顶部之上并且在横向上与第二鳍状物部分的侧壁相邻。隔离结构在鳍状物的沟槽中，该隔离结构在第一栅极结构和第二栅极结构之间。隔离结构包括第一电介质材料，该第一电介质材料在横向上围绕与第一电介质材料不同的凹陷的第二电介质材料，该凹陷的第二电介质材料在横向上围绕氧化催化剂层。
示例性实施例2：示例性实施例1的集成电路结构，其中氧化催化剂层包括氧化铝。
示例性实施例3：示例性实施例1的集成电路结构，其中氧化催化剂层包括氧化镧。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中隔离结构还包括在横向上由第一电介质材料的上部围绕的第三电介质材料，该第三电介质材料在氧化催化剂层的上表面上。
示例性实施例5：示例性实施例4的集成电路结构，其中第三电介质材料还在第二电介质材料的上表面上。
示例性实施例6：示例性实施例1、2、3、4或5的集成电路结构，其中氧化催化剂层具有与第二电介质材料的上表面共面的上表面。
示例性实施例7：示例性实施例1、2、3、4或5的集成电路结构，其中氧化催化剂层具有在第二电介质材料的上表面上方的上表面。
示例性实施例8：一种集成电路结构包括包含硅的鳍状物，该鳍状物具有顶部和侧壁，其中，顶部沿一个方向具有最长的尺寸。第一隔离结构在鳍状物的第一端部之上。栅极结构包括在鳍状物的区域的顶部之上并且在横向上与该鳍状物的区域的侧壁相邻的栅极电极，其中该栅极结构沿所述方向与第一隔离结构间隔开。第二隔离结构在鳍状物的第二端部之上，第二端部与第一端部相对。所述第二隔离结构沿所述方向与栅极结构间隔开，其中第一隔离结构和第二隔离结构都包括第一电介质材料，所述第一电介质材料在横向上围绕不同于所述第一电介质材料的凹陷的第二电介质材料。该凹陷的第二电介质材料在横向上围绕氧化催化剂层。
示例性实施例9：示例性实施例8的集成电路结构，其中隔离结构还包括在横向上由第一电介质材料的上部围绕的第三电介质材料，该第三电介质材料在氧化催化剂层的上表面上。
示例性实施例10：示例性实施例9的集成电路结构，其中第三电介质材料还在第二电介质材料的上表面上。
示例性实施例11：示例性实施例8、9或10的集成电路结构，其中氧化催化剂层具有与第二电介质材料的上表面共面的上表面。
示例性实施例12：示例性实施例8、9或10的集成电路结构，其中氧化催化剂层具有在第二电介质材料的上表面上方的上表面。
示例性实施例13：示例性实施例8、9、10、11或12的集成电路结构，其中第一和第二隔离结构在鳍状物上引起压缩应力。
示例性实施例14：示例性实施例8、9、10、11、12或13的集成电路结构，其中栅极电极是P型栅极电极。
示例性实施例15：示例性实施例8、9、10、11、12、13或14的集成电路结构，其中第一隔离结构具有沿所述方向的宽度，栅极结构具有沿所述方向的宽度，并且第二隔离结构具有沿所述方向的宽度。
示例性实施例16：示例性实施例15的集成电路结构，其中栅极结构的中心与第一隔离结构的中心沿所述方向间隔开一间距，并且第二隔离结构的中心与栅极结构的中心沿所述方向间隔开所述间距。
示例性实施例17：示例性实施例8、9、10、11、12、13、14、15或16的集成电路结构，其中第一隔离结构和第二隔离结构都在层间电介质层中的相应的沟槽中。
示例性实施例18：示例性实施例8、9、10、11、12、13、14、15、16或17的集成电路结构，还包括在栅极结构和第一隔离结构之间的第一源极或漏极区；以及在栅极结构和第二隔离结构之间的第二源极或漏极区。
示例性实施例19：示例性实施例18的集成电路结构，其中第一和第二源极或漏极区是包括硅和锗的嵌入式源极或漏极区。
示例性实施例20：示例性实施例8、9、10、11、12、13、14、15、16、17、18或19的集成电路结构，其中栅极结构还包括在栅极电极和鳍状物之间并且沿栅极电极的侧壁的高k电介质层。
示例性实施例21：示例性实施例8、9、10、11、12、13、14、15、16、17、18、19或20的集成电路结构，其中氧化催化剂层包括氧化铝或氧化镧。
示例性实施例22：一种制造集成电路结构的方法包括：形成包括硅的鳍状物；暴露鳍状物的部分；刻蚀鳍状物的所述部分以形成将第一鳍状物部分和第二鳍状物部分分隔开的沟槽；在沟槽中形成包括硅的层，在包括硅的层上形成氧化催化剂层，并且在氧化催化剂层的存在下使包括硅的层氧化。
示例性实施例23：示例性实施例22的方法，还包括在形成氧化催化剂层之前在沟槽中使包括硅的层凹陷。
示例性实施例24：示例性实施例22或23的方法，其中在氧化催化剂层的存在下使包括硅的层氧化包括使用湿法氧化工艺。

Claims (24)

1.一种集成电路结构，包括：
包括硅的鳍状物，所述鳍状物具有顶部和侧壁，其中，所述鳍状物具有将第一鳍状物部分和第二鳍状物部分分隔开的沟槽；
包括栅极电极的第一栅极结构，所述第一栅极结构在所述第一鳍状物部分的顶部之上并且在横向上与所述第一鳍状物部分的侧壁相邻；
包括栅极电极的第二栅极结构，所述第二栅极结构在所述第二鳍状物部分的顶部之上并且在横向上与所述第二鳍状物部分的侧壁相邻；以及
在所述鳍状物的所述沟槽中的隔离结构，所述隔离结构在所述第一栅极结构和所述第二栅极结构之间，其中，所述隔离结构包括第一电介质材料，所述第一电介质材料在横向上围绕与所述第一电介质材料不同的凹陷的第二电介质材料，所述凹陷的第二电介质材料在横向上围绕氧化催化剂层。
2.根据权利要求1所述的集成电路结构，其中，所述氧化催化剂层包括氧化铝。
3.根据权利要求1所述的集成电路结构，其中，所述氧化催化剂层包括氧化镧。
4.根据权利要求1、2或3所述的集成电路结构，其中，所述隔离结构还包括在横向上由所述第一电介质材料的上部围绕的第三电介质材料，所述第三电介质材料在所述氧化催化剂层的上表面上。
5.根据权利要求4所述的集成电路结构，其中，所述第三电介质材料还在所述第二电介质材料的上表面上。
6.根据权利要求1、2或3所述的集成电路结构，其中，所述氧化催化剂层具有与所述第二电介质材料的上表面共面的上表面。
7.根据权利要求1、2或3所述的集成电路结构，其中，所述氧化催化剂层具有在所述第二电介质材料的上表面上方的上表面。
8.一种集成电路结构，包括：
包括硅的鳍状物，所述鳍状物具有顶部和侧壁，其中，所述顶部沿一个方向具有最长的尺寸；
第一隔离结构，在所述鳍状物的第一端部之上；
栅极结构，包括在所述鳍状物的区域的顶部之上并且在横向上与所述鳍状物的所述区域的侧壁相邻的栅极电极，其中，所述栅极结构沿所述方向与所述第一隔离结构间隔开；以及
第二隔离结构，在所述鳍状物的第二端部之上，所述第二端部与所述第一端部相对，所述第二隔离结构沿所述方向与所述栅极结构间隔开，其中，所述第一隔离结构和所述第二隔离结构都包括第一电介质材料，所述第一电介质材料在横向上围绕与所述第一电介质材料不同的凹陷的第二电介质材料，所述凹陷的第二电介质材料在横向上围绕氧化催化剂层。
9.根据权利要求8所述的集成电路结构，其中，所述隔离结构还包括在横向上由所述第一电介质材料的上部围绕的第三电介质材料，所述第三电介质材料在所述氧化催化剂层的上表面上。
10.根据权利要求9所述的集成电路结构，其中，所述第三电介质材料还在所述第二电介质材料的上表面上。
11.根据权利要求8、9或10所述的集成电路结构，其中，所述氧化催化剂层具有与所述第二电介质材料的上表面共面的上表面。
12.根据权利要求8、9或10所述的集成电路结构，其中，所述氧化催化剂层具有在所述第二电介质材料的上表面上方的上表面。
13.根据权利要求8、9或10所述的集成电路结构，其中，所述第一隔离结构和所述第二隔离结构在所述鳍状物上引起压缩应力。
14.根据权利要求8、9或10所述的集成电路结构，其中，所述栅极电极是P型栅极电极。
15.根据权利要求8、9或10所述的集成电路结构，其中，所述第一隔离结构具有沿所述方向的宽度，所述栅极结构具有沿所述方向的所述宽度，并且所述第二隔离结构具有沿所述方向的所述宽度。
16.根据权利要求15所述的集成电路结构，其中，所述栅极结构的中心与所述第一隔离结构的中心沿所述方向间隔开一间距，并且所述第二隔离结构的中心与所述栅极结构的中心沿所述方向间隔开所述间距。
17.根据权利要求8、9或10所述的集成电路结构，其中，所述第一隔离结构和所述第二隔离结构都在层间电介质层中的相应的沟槽中。
18.根据权利要求8、9或10所述的集成电路结构，还包括：
第一源极或漏极区，在所述栅极结构和所述第一隔离结构之间；以及
第二源极或漏极区，在所述栅极结构和所述第二隔离结构之间。
19.根据权利要求18所述的集成电路结构，其中，所述第一源极或漏极区和所述第二源极或漏极区是包括硅和锗的嵌入式源极或漏极区。
20.根据权利要求8、9或10所述的集成电路结构，其中，所述栅极结构还包括在所述栅极电极和所述鳍状物之间并且沿所述栅极电极的侧壁的高k电介质层。
21.根据权利要求8、9或10所述的集成电路结构，其中，所述氧化催化剂层包括氧化铝或氧化镧。
22.一种制造集成电路结构的方法，所述方法包括：
形成包括硅的鳍状物；
暴露所述鳍状物的一部分；
刻蚀所述鳍状物的所述部分以形成将第一鳍状物部分和第二鳍状物部分隔开的沟槽；
在所述沟槽中形成包括硅的层；
在所述包括硅的层上形成氧化催化剂层；以及
在所述氧化催化剂层的存在下使所述包括硅的层氧化。
23.根据权利要求22所述的方法，还包括：
在形成所述氧化催化剂层之前，使所述包括硅的层在所述沟槽中凹陷。
24.根据权利要求22或23所述的方法，其中，在所述氧化催化剂层的存在下使所述包括硅的层氧化包括使用湿法氧化工艺。
CN201911226526.0A 2019-01-04 2019-12-04 用于施加沟道应力的鳍状物修整插塞结构 Pending CN111415988A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/240,166 2019-01-04
US16/240,166 US11538937B2 (en) 2019-01-04 2019-01-04 Fin trim plug structures having an oxidation catalyst layer surrounded by a recessed dielectric material

Publications (1)

Publication Number Publication Date
CN111415988A true CN111415988A (zh) 2020-07-14

Family

ID=71104446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911226526.0A Pending CN111415988A (zh) 2019-01-04 2019-12-04 用于施加沟道应力的鳍状物修整插塞结构

Country Status (3)

Country Link
US (2) US11538937B2 (zh)
CN (1) CN111415988A (zh)
DE (1) DE102019132141A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220093590A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Selective growth self-aligned gate endcap (sage) architectures without fin end gap

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US10141312B2 (en) * 2015-10-20 2018-11-27 Samsung Electronics Co., Ltd. Semiconductor devices including insulating materials in fins
CN113659004B (zh) * 2015-11-26 2023-12-19 联华电子股份有限公司 半导体元件及其制作方法
TWI724207B (zh) * 2017-07-19 2021-04-11 聯華電子股份有限公司 半導體裝置及其製程
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10269654B1 (en) * 2018-02-06 2019-04-23 Globalfoundries Inc. Methods, apparatus and system for replacement contact for a finFET device
KR102458311B1 (ko) * 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
US10411128B1 (en) * 2018-05-22 2019-09-10 International Business Machines Corporation Strained fin channel devices

Also Published As

Publication number Publication date
DE102019132141A1 (de) 2020-07-09
US11538937B2 (en) 2022-12-27
US20200220016A1 (en) 2020-07-09
US20230089815A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
CN111668188A (zh) 具有栅极插塞或接触部插塞的自对准栅极端盖（sage）架构
US11888043B2 (en) Contact over active gate structures with conductive gate taps for advanced integrated circuit structure fabrication
US20230317720A1 (en) Buried channel structure integrated with non-planar structures
US20230131126A1 (en) Fin shaping and integrated circuit structures resulting therefrom
US20240145477A1 (en) Self-aligned gate endcap (sage) architecture having gate contacts
US11374100B2 (en) Source or drain structures with contact etch stop layer
EP3913685A1 (en) Source or drain structures with high phosphorous dopant concentration
US20230089815A1 (en) Fin trim plug structures having an oxidation catalyst layer surrounded by a recessed dielectric material
US20210090990A1 (en) Contact over active gate structures with metal oxide layers to inhibit shorting
EP4336560A1 (en) Fin trim plug structures with metal for imparting channel stress
US20220199773A1 (en) Condensed source or drain structures with high germanium content
US11621334B2 (en) Non-planar integrated circuit structures having asymmetric source and drain trench contact spacing
US20230197804A1 (en) Contact over active gate structures with trench contact layers for advanced integrated circuit structure fabrication
US20230420456A1 (en) Sige:gab source or drain structures with low resistivity
US20240186395A1 (en) Lined conductive structures for trench contact
US20220190128A1 (en) Contact over active gate structures with tapered gate or trench contact for advanced integrated circuit structure fabrication
US20230290843A1 (en) Contact over active gate structures with uniform and conformal gate insulating cap layers for advanced integrated circuit structure fabrication
US20220393007A1 (en) Narrow conductive structures for gate contact or trench contact
US20240105599A1 (en) Mushroomed via structures for trench contact or gate contact
US20230290841A1 (en) Spacer self-aligned via structures using assisted grating for gate contact or trench contact
US20220390990A1 (en) Spacer self-aligned via structures for gate contact or trench contact
US20230317617A1 (en) Spacer self-aligned via structures using directed selfassembly for gate contact or trench contact
EP4064334A1 (en) Fin doping and integrated circuit structures resulting therefrom
CN115863308A (zh) 具有石墨烯接触的集成电路结构
CN115547960A (zh) 植入支架式和包绕式接触部

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination