CN111406268B - 基于量子通量参变器的结构、寻址线和相关方法 - Google Patents

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Abstract

对具有越来越多数量的逻辑设备(例如，量子位)的可扩展处理器的操作有用的方法有利地利用QFP例如以实施移位寄存器、多路复用器(即，MUX)、解复用器(即，DEMUX)和永磁存储器(即，PMM)等，和/或采用XY或XYZ寻址方案，和/或采用跨设备的阵列以“编织的”模式延伸的控制线。这些所描述的方法中的许多方法特别适合于实施向这种处理器输入和/或从这种处理器输出。提供了包括超导数模转换器(DAC)的超导量子处理器。这些DAC能够使用动态电感来经由薄膜超导材料和/或一系列约瑟夫逊结储存能量，并且能够使用单回路或多回路设计。披露了包括曲折结构的能量储存元件的特定构造。披露了DAC之间和/或与目标设备的电流连接以及电感连接。

Description

基于量子通量参变器的结构、寻址线和相关方法
技术领域
本披露内容总体上涉及超导设备，如用于超导电路和可扩展计算(例如，量子计算)的超导设备，并且具体地涉及量子处理器中超导数模转换器(DAC)的设计以及如量子处理器的量子位等逻辑元件的编程或读出。
背景技术
量子位
量子位可以被用作用于量子计算机的基本信息单位。量子位可以指在其中存储信息的实际的物理器件，并且量子位还可以指从其物理设备抽象出的信息单位本身。量子位的示例包括量子粒子、原子、电子、光子、离子等。
量子位推广了经典数字位的概念。量子位包含两个离散的物理状态，它们也可以被标记为“0”和“1”。这两个离散状态在物理上是由量子信息存储设备的两个不同的且可区别的物理状态来表示的，如磁场、电流或电压的方向或强度，其中对该位的状态进行编码的量值根据量子物理学的定律来表现。如果存储这些状态的物理量值按量子力学方式来表现，则该设备能够另外地被置于0和1的叠加中。这就是说，该量子位能够同时存在于“0”和“1”的状态中，并且因此能够对两个状态同时进行计算。总之，N个量子位可以处于2N个状态的叠加之中。
在标准的标记法中，量子位的基础状态被称为|0>和|1>状态。在量子计算的过程中，量子位的状态总体上是基础状态的叠加，使得量子位具有占据|0>基础状态的非零概率以及占据|1>基础状态的同时的非零概率。在数学上，基础状态的叠加意指量子位的整体状态(用Ψ>代表)具有形式|Ψ>＝a|0>+b|1>，其中a和b分别是对应于概率|a|2和|b|2的系数。系数a和b各自具有实分量和虚分量，这允许对量子位的相位进行表征。量子位的量子性质在很大程度上是从其在基础状态的相干叠加中存在并且使该量子位的状态具有一个相位的能力中衍生出来的。当量子位与退相干源充分地隔离开时，该量子位将保持这种作为基础状态的相干叠加而存在的能力。
为了使用量子位来完成计算，对该量子位的状态进行测量(即，读出)。典型地，当进行量子位的测量时，量子位的量子性质暂时瓦解并且基础状态的叠加塌缩为|0>基础状态或|1>基础状态，因此重新获得其与常规位的相似性。量子位在其塌缩之后的实际状态直接取决于在该读出运行之前的概率|a|2和|b|2。
为了使用量子位来完成计算，对该量子位的状态进行测量(即，读出)。典型地，当进行量子位的测量时，量子位的量子性质暂时瓦解并且基础状态的叠加塌缩为|0>基础状态或|1>基础状态，因此重新获得其与常规位的相似性。量子位在其塌缩之后的实际状态直接取决于在该读出运行之前的概率|a|2和|b|2。
超导量子位
考虑将多种不同的硬件和软件方法用于量子计算机中。一种硬件方法使用由超导材料(如铝或铌)形成的集成电路。
超导量子位是可以包括在超导集成电路中的一种类型的超导设备。例如，典型的超导量子位具有可扩展性的优点，并且总体上根据用于对信息进行编码的物理性能进行分类，这些物理性能包括例如电荷和相位设备、相位或通量设备、混合设备等。电荷设备以该设备的电荷状态来存储和操纵信息，其中基本电荷由称为库珀对的电子对构成。库珀对具有2e的电荷并且由两个电子构成，这两个电子由例如声子相互作用连接在一起。通量设备以与通过该设备的某个部分的磁通量相关的变量来存储信息。相位设备以与该相位设备的两个区域之间的超导相位差相关的变量来存储信息。近来已经开发出使用电荷、通量和相位自由度中的两种或更多种的混合设备。
通量量子位的示例包括rf-SQUID，这些rf-SQUID包括由一个约瑟夫逊结或复合约瑟夫逊结(其中单独的约瑟夫逊结被两个并行的约瑟夫逊结取代)间断的超导回路；或者持续电流量子位，这些持续电流量子位包括由三个约瑟夫逊结间断的超导回路等。量子位的示例包括混合电荷相位量子位。
量子位可以与相应的局部偏置设备相关联。局部偏置设备可以包括接近超导量子位的金属回路，该金属回路为量子位提供外部通量偏置。局部偏置设备还可以包括多个约瑟夫逊结。量子处理器中的每个超导量子位可以具有相应的局部偏置设备，或者可以存在少于量子位的局部偏置设备。在一些情况下，可以使用基于电荷的读出和局部偏置设备。(多个)常规的读出设备包括电感地连接到拓扑内的对应的量子位的dc-SQUID磁力计。读出设备可以提供电压或电流。dc-SQUID磁力计典型地由超导材料的回路形成，该回路被至少一个约瑟夫逊结间断。
量子处理器
计算机处理器可以采取模拟处理器的形式，例如如超导量子处理器等量子处理器。超导量子处理器可以包括多个量子位和相关联的局部偏置设备，例如两个或更多个超导量子位。于2007年11月8日提交的并且标题为“Systems,Devices and Methods forAnalog Processing(用于模拟处理的系统、设备和方法)”的美国专利公开号2006-0225165、美国专利申请序列号12/013,192和美国临时专利申请序列号60/986,554中描述了示例性量子处理器的进一步细节和实施例。
超导量子处理器可以包括多个耦合设备，这些耦合设备可操作以选择性地耦合对应的量子位对。超导耦合设备的示例包括通过通量将量子位耦合到一起的rf-SQUID和dc-SQUID。SQUID包括由一个约瑟夫逊结(rf-SQUID)或两个约瑟夫逊结(dc-SQUID)间断的超导回路。这些耦合设备可能能够既铁磁性地又反铁磁性地耦合，这取决于在互连拓扑内如何利用该耦合设备。在通量耦合的情况下，铁磁性耦合意味着并行通量在能量上是有利的，并且反铁磁性耦合意味着反并行通量在能量上是有利的。替代性地，也可以使用基于电荷的耦合设备。其他耦合设备可以在例如美国专利公开号2006-0147154以及美国专利申请序列号12/017,995中找到。例如，这些耦合设备的对应的耦合强度可以在零与最大值之间调谐，以在量子位之间提供铁磁性或反铁磁性耦合。
无论所实施的具体的硬件如何，管理单个量子位需要控制多个参数。按照惯例，这个需求使得与单独量子位的外部通信(即来自处理器架构外部的通信)成为必要。然而，由于总的处理能力随着系统中量子位的数量而增加，因此超过常规超级计算机能力的高容量处理器必须管理大量的量子位，并且因此，在单独量子位上采用对多个参数的外部控制的常规方法需要用于编程量子位参数的复杂的系统。
因此，量子处理器的可扩展性受到量子位参数控制系统的复杂程度的限制，并且本领域中需要实现可扩展的量子位参数控制系统的设备。
数模转换器(DAC)
量子处理器提供用于执行具有量子效应的计算的多个可编程设备。可编程设备包括量子位、耦合器(其可编程地耦合量子位)和其部件。经由施加以影响其操作的信号对可编程设备进行编程，例如，可以向通量量子位施加偏置信号以在计算期间影响其通量。
这种信号在施加到可编程设备之前通常需要转换和/或存储。例如，经典计算机可以为量子处理器生成数字信号，并且这些数字信号可以经由一个或多个数模转换器(DAC)转换成模拟形式。可以将经转换模拟信号施加到可编程设备。作为另一个示例，信号(可以是数字的或模拟的)可以在计算之前或期间由量子处理器一次接收，并且经由DAC存储直到该信号在稍后的时间被施加到可编程设备为止。DAC具有许多应用，并且可以用于这些目的中的一个或多个目的(即，转换和/或存储器)和/或用于其他目的。在例如美国专利号7,876,248和8,098,179中更详细地描述了用于这些和其他目的的DAC的应用的示例。
超导量子处理器通常包括用于这些和其他功能的多个DAC。这种DAC包括存储通量的超导DAC(有时称为Φ-DAC)，这些超导DAC通常包括存储电感器(例如，超导磁性线圈)和可编程耦合元件。Φ-DAC利用(例如，存储电感器的)电路的通量变化率在其磁场中存储能量，从而生成有效的电感(有时称为磁电感)。
Φ-DAC设计可以给处理器设计带来各种成本。例如，可以存储用于典型设计的足够通量的磁存储电感器通常相对较大(并且使用当前技术可能需要若干个制造层)，这可能限制处理器上其他部件的可用空间。进一步地，由Φ-DAC产生的磁场可能很强并且需要有效的屏蔽。即使在被屏蔽时，Φ-DAC也可能会与处理器上的其他对通量敏感的设备产生串扰。仍进一步地，至少一些Φ-DAC设计对制造可变性特别敏感。在例如Johnson等人的“Ascalable control system for a superconducting adiabatic quantumoptimization processor(用于超导绝热量子优化处理器的可扩展控制系统)”,arXiv:0907.3757；和Bunyk等人的“Architectural considerations in the design of asuperconducting quantum annealing processor(超导量子退火处理器设计中的建筑考虑)”,arXiv:1401.5504中更详细地描述了Φ-DAC设计的示例。
因此，普遍期望用于提供改进这些缺陷中的至少一些缺陷的超导DAC的系统和方法。
量子通量参变器
量子通量参变器(QFP)是在一些方面类似于复合rf-SQUID的超导约瑟夫逊结设备。可以通过QFP设备生成具体的势能曲线。这条势能曲线可以类似于“W”，其中中央峰或“屏障”在高度上是可调节的，而在中央屏障的每一侧上的两个阱的独立的深度也是可调节的。尽管在QFP设备的名称中出现了“量子”一词，但该设备通常以经典方式运行。简而言之，传统上认为迅速提高中央屏障的高度会极大地破坏系统的能量配置。因此，传统上将阻尼电阻器并入QFP电路中，以帮助耗散能量并使系统恢复到稳定的能量配置。这些阻尼电阻器以热量的形式耗散多余能量，此过程可能会对任何对热噪声特别敏感的系统产生负面影响。因此，常规的QFP电路通常不适合与如超导量子处理器的元件等对热噪声敏感的设备一起使用。
可扩展性
无论处理器尺寸如何，超导处理器中的非耗散读出(NDRO)(如美国专利号8,169,231中描述的NDRO)的数据速率都是恒定的。因此，该方法不能缩放至大处理器尺寸，例如，具有大量量子位的量子处理器或具有大量设备的经典超导处理器。
虽然可以通过添加更多的NDRO线和相关联的硬件来提高数据速率，但是该方法对于大量量子位是不可可读地扩展的。
附加NDRO线增加了冷藏库(即电冰箱)上的热负荷，从而提高电冰箱的基本温度。增加的片上驱动功率可以增加芯片的热负载。由于处理器的性能可以取决于低芯片温度，因此在处理器性能与读出速度之间可能存在折衷。此外，添加更多条线增加了硬件的成本。
超导量子处理器的性能可能受到输入线的数量和带宽的限制。例如，在一些现有的实施方式中，可以经由大约200条线来访问超导量子处理器，每条线具有30MHz的带宽。输入线的数量和带宽可以至少部分地确定系统可以对量子处理器上的新问题进行编码的速率。
增加线的数量和带宽不是容易地可扩展方法。添加更多条线可以对系统产生多种需求，包括对更大样本空间的需求以及对处理器芯片外围的更多接触垫的需求。增加线的数量还可以增加处理器上的热负载。此外，线的数量的增加可以为非热光子打开更多通路。
相关技术的上述示例以及与其相关的限制旨在是说明性的而非排他性的。在阅读本说明书和研究附图之后，相关领域的其他限制将对本领域的技术人员变得显而易见。
发明内容
需要能够处理至少一些尺寸和/或连通性大于模拟处理器的运行图(和/或至少不完全由其提供)的问题。描述了至少在一些实施方式中实现计算至少一些问题图的计算系统和方法，这些问题图具有不适合模拟处理器的运行图的表示(例如，因为这些表示需要比处理器提供的更多的计算设备和/或更多/其他耦合器)。
一种系统，该系统可以被概括为包括：第一二维数模转换器(DAC)阵列，该第一二维数模转换器阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行、第一列DAC和第二列DAC；第一电源线，该第一电源线被耦合以选择性地向该第一二维阵列的该多个子阵列的每个子阵列的该第一列的这些DAC提供电流；第二电源线，该第二电源线被耦合以选择性地向该第一二维阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；以及第一控制线，该第一控制线被定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合。
该第一二维DAC阵列的该第一对角线可以跨该第一二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。该系统可以进一步包括：至少第二二维DAC阵列，该第二二维DAC阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行、第一列DAC和第二列DAC；其中该第一电源线被进一步耦合以选择性地向该第二二维阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；该第二电源线被进一步耦合以选择性地向该第二二维阵列的该子阵列的该第一列的这些DAC提供电流；并且该第一控制线被进一步定位成沿该第二二维DAC阵列的第一对角线接近每个DAC，以沿该第二二维DAC阵列的该第一对角线与对应的DAC通信地耦合。该第一二维DAC阵列的该第一对角线可以跨该第一二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。该第二二维DAC阵列的该第一对角线可以跨该第二二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。该第一二维阵列的该第一对角线可以垂直于该第二二维阵列的该第一对角线。该第一控制线可以遵循沿该第一二维DAC阵列的该第一对角线的曲折路径，并且该第一控制线可以遵循沿该第二二维DAC阵列的该第一对角线的曲折路径。该第一控制线可以遵循沿该第一二维DAC阵列的该第一对角线的曲折路径，并且该第一控制线可以遵循沿该第一二维DAC阵列的第二对角线的曲折路径。该系统可以进一步包括：第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第三对角线接近每个DAC，以沿该第一二维DAC阵列的该第三对角线与对应的DAC通信地耦合，并且该第二控制线被进一步定位成沿该第二二维DAC阵列的第二对角线接近每个DAC，以沿该第二二维DAC阵列的该第二对角线与对应的DAC通信地耦合。该系统可以进一步包括：第三控制线，该第三控制线被定位成沿该第一阵列的第二对角线接近每个DAC，以沿该第一阵列的该第二对角线与对应的DAC通信地耦合，并且该第三控制线被进一步定位成沿该第二阵列的第三对角线接近每个DAC，以沿该第二阵列的该第三对角线与对应的DAC通信地耦合。该系统可以进一步包括：第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第三对角线接近每个DAC，以沿该第一二维DAC阵列的该第三对角线与对应的DAC通信地耦合，并且该第二控制线被进一步定位成沿该第一二维DAC阵列的第四对角线接近每个DAC，以沿该第一二维DAC阵列的该第四对角线与对应的DAC通信地耦合。该系统可以进一步包括：第三控制线，该第三控制线被定位成沿该第一阵列的第二对角线接近每个DAC，以沿该第一阵列的该第二对角线与对应的DAC通信地耦合，并且该第三控制线被进一步定位成沿该第一阵列的第一对角线接近每个DAC，以沿该第一阵列的该第一对角线与对应的DAC通信地耦合。其中该系统可以存在数量n条控制线和数量P条电源线，并且该第一DAC阵列和该第二DAC阵列中的每一个可以包括数量P(n-1)2个DAC。该系统可以进一步包括：控制电路系统，该控制电路系统通信地耦合以使信号经由包括一条电源线和信号线中的两条信号线的对应的三元组被供应到这些DAC中所选的DAC，该三元组唯一通信地耦合以操作单个对应的DAC。该第一电源线可以被耦合以选择性地向该第一二维DAC阵列的第三列的这些DAC提供电流，该第三列与该第一列不相邻；该第二电源线可以被耦合以选择性地向该第一二维DAC阵列的第四列的这些DAC提供电流，该第四列与该第二列不相邻；并且该第一控制线可以被定位成可操作地接近该第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC，以与该第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。该系统可以进一步包括：至少第二二维DAC阵列，该第二二维DAC阵列包括多个DAC，该多个DAC不是该第一二维阵列中的DAC并且以该第二二维阵列的多个行和多个列布置；其中该第二电源线被进一步耦合以选择性地向该第二二维DAC阵列的第三列的这些DAC提供电流，该第三列与该第二二维DAC阵列的该第一列不相邻；并且该第一电源线被进一步耦合以选择性地向该第二二维DAC阵列的第四列的这些DAC提供电流，该第四列与该第二二维DAC阵列的该第二列不相邻。该系统可以进一步包括：第二控制线，该第二控制线被定位成可操作地接近该第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC，以与该第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。该第一控制线和该第二控制线可以被定位成可操作地接近不同的DAC，而没有公共的DAC。该第一控制线和该第二控制线可以被定位成可操作地接近DAC中相同的至少一个DAC，其中该至少一个DAC是公共的。
一种在系统中操作的方法，该系统包括：第一二维数模转换器(DAC)阵列，该第一二维数模转换器阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行DAC、第一列DAC和第二列DAC；第一电源线，该第一电源线被耦合以选择性地向该第一二维阵列的该多个子阵列的每个子阵列的该第一列的这些DAC提供电流；第二电源线，该第二电源线被耦合以选择性地向该第一二维阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；第一控制线，该第一控制线被定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合；第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第二对角线接近每个DAC，以沿该第一二维DAC阵列的该第二对角线与对应的DAC通信地耦合，该方法可以被概括为包括：在第一时间段期间，同时地：经由该第一电源线将信号施加到第一DAC；经由该第一控制线将信号施加到该第一DAC；以及经由该第二控制线将信号施加到该第一DAC。
一种系统，该系统可以被概括为包括：第一数模转换器(DAC)阵列，该第一数模转换器阵列包括以该第一阵列的多个行和多个列布置的多个DAC；第一电源线，该第一电源线被耦合以选择性地向该第一阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于第一布置中；该第一电源线被进一步耦合以选择性地向该第一阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；第一控制线，该第一控制线被定位成可操作地接近该第一阵列的该第一列和该第二列的每个DAC，以与该第一阵列的该第一列和该第二列的对应的DAC通信地耦合；第二控制线，该第二控制线被定位成可操作地接近该第一阵列的第一列的每个DAC，以与该第一阵列的该第一列的对应的DAC通信地耦合；以及第三控制线，该第三控制线被定位成可操作地接近该第一阵列的该第二列的每个DAC，以与该第一阵列的第二列的对应的DAC通信地耦合。
该系统可以进一步包括：第三列DAC，该第三列DAC定位于该第一布置中，该第三列插入在该第一阵列的该第一列与该第二列之间；第四列DAC，该第四列DAC定位于该第二布置中，该第四列与该第一阵列的该第二列相邻；第二电源线，该第二电源线被耦合以选择性地向该第一阵列的该第三列和该第四列的每个DAC提供电流；其中该第一控制线被进一步定位成可操作地接近该第一阵列的该第三列和该第四列的每个DAC，以与该第一阵列的该第三列和该第四列的对应的DAC通信地耦合；该第二控制线被进一步定位成可操作地接近该第一阵列的第三列的每个DAC，以与该第一阵列的该第三列的对应的DAC通信地耦合；并且该第三控制线被进一步定位成可操作地接近该第一阵列的该第四列的每个DAC，以与该第一阵列的该第四列的对应的DAC通信地耦合。该系统可以进一步包括：第五列DAC，该第五列DAC定位于该第一布置中，该第五列插入在该第一阵列的该第三列与该第二列之间；第六列DAC，该第六列DAC定位于该第二布置中，该第六列与该第一阵列的该第四列相邻；第三电源线，该第三电源线被耦合以选择性地向该第一阵列的该第五列和该第六列的每个DAC提供电流；其中该第一控制线被进一步定位成可操作地接近该第一阵列的该第五列和该第六列的每个DAC，以与该第一阵列的该第五列和该第六列的对应的DAC通信地耦合；该第二控制线被进一步定位成可操作地接近该第一阵列的该第五列的每个DAC，以与该第一阵列的该第五列的对应的DAC通信地耦合；并且该第三控制线被进一步定位成可操作地接近该第一阵列的该第六列的每个DAC，以与该第一阵列的该第六列的对应的DAC通信地耦合。该系统可以进一步包括：第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第一阵列的该第二列与列的包括定位于该第一布置中的DAC的子集之间；第二附加列的DAC，该第二附加列的DAC定位于该第二布置中，该第二附加列与该第一阵列的列的包括定位于该第二布置中的DAC的子集相邻；附加电源线，该附加电源线被耦合以选择性地向该第一阵列的该第一附加列和该第二附加列的每个DAC提供电流；其中该第一控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第一阵列的该第一附加列和该第二附加列的对应的DAC通信地耦合；该第二控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第一阵列的该第一附加列的对应的DAC通信地耦合；并且该第三控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第一阵列的该第二附加列的对应的DAC通信地耦合。该系统可以进一步包括：至少第二DAC阵列，该第二DAC阵列包括多个DAC，该多个DAC不是该第一阵列中的DAC并且以该第二阵列的多个行和多个列布置；其中该第一电源线被耦合以选择性地向该第二阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于该第一布置中；该第一电源线被进一步耦合以选择性地向该第二阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；该第二控制线被定位成可操作地接近该第二阵列的该第二列的每个DAC，以与该第二阵列的该第二列的对应的DAC通信地耦合；第四控制线，该第四控制线被定位成可操作地接近该第二阵列的该第一列和该第二列的每个DAC，以与该第二阵列的该第一列和该第二列的对应的DAC通信地耦合；以及第五控制线，该第五控制线被定位成可操作地接近该第二阵列的该第一列的每个DAC，以与该第二阵列的该第一列的对应的DAC通信地耦合。该系统可以进一步包括：第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第二阵列的该第二列与该第二阵列的列的包括定位于该第一布置中的DAC的子集之间；第二附加列的DAC，该第二附加列的DAC定位于该第二布置中，该第二附加列与该第二阵列的列的包括定位于该第二布置中的DAC的子集相邻；附加电源线，该附加电源线被耦合以选择性地向该第二阵列的该第一附加列和该第二附加列的每个DAC提供电流；该第二控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第二阵列的该第二附加列的对应的DAC通信地耦合；该第四控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第一阵列的该第一附加列和该第二附加列的对应的DAC通信地耦合；并且该第五控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第二阵列的该第一附加列的对应的DAC通信地耦合。该系统可以进一步包括第三阵列，其中该第四控制线电耦合到该第三阵列的该第一控制线。该系统可以进一步包括第三阵列，其中该第五控制线电耦合到该第三阵列的该第三控制线。该系统可以进一步包括：至少第二DAC阵列，该第二DAC阵列包括多个DAC，该多个DAC不是该第一阵列中的DAC并且以该第二阵列的多个行和多个列布置；其中该第一电源线被耦合以选择性地向该第二阵列的第一列和第二列的每个DAC提供电流；其中该第一控制线被定位成可操作地接近该第二阵列的该第一列和该第二列的每个DAC，以与该第二阵列的该第一列和该第二列的对应的DAC通信地耦合；第四控制线被定位成可操作地接近该第二阵列的该第一列的每个DAC，以与该第二阵列的该第一列的对应的DAC通信地耦合；并且第五控制线被定位成可操作地接近该第二阵列的该第二列的每个DAC，以与该第二阵列的该第二列的对应的DAC通信地耦合。该系统可以进一步包括：第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第二列与列的包括定位于该第二阵列的该第一布置中的DAC的子集之间；第二附加列的DAC，该第二附加列的DAC定位于该第一布置中，该第二附加列与列的包括定位于该第二阵列的该第二布置中的DAC的子集相邻；附加电源线，该附加电源线被耦合以选择性地向该第一附加列和该第二附加列的每个DAC提供电流；其中该第一控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第一附加列和该第二附加列的对应的DAC通信地耦合；该第四控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第一附加列的对应的DAC通信地耦合；并且该第五控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第二附加列的对应的DAC通信地耦合。该系统可以进一步包括第三阵列，其中该第四控制线电耦合到该第三阵列的该第三控制线。该系统可以进一步包括第三阵列，其中该第五控制线电耦合到该第三阵列的该第二控制线。其中该系统可以存在由总共n条控制线和P条电源线控制的数量n(n-1)P个DAC。其中该系统可能存在总共P条电源线，并且该第一阵列包括数量2P个DAC。该系统可以进一步包括：控制电路系统，该控制电路系统通信地耦合以使信号经由包括一条电源线和信号线中的两条信号线的对应的三元组被供应到这些DAC中所选的DAC，该三元组唯一通信地耦合以操作单个对应的DAC。
一种在系统中操作的方法，该系统包括：第一数模转换器(DAC)阵列，该第一数模转换器阵列包括以该第一阵列的多个行和多个列布置的多个DAC；第一电源线，该第一电源线被耦合以选择性地向该第一阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于第一布置中；该第一电源线被进一步耦合以选择性地向该第一阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；第二电源线，该第二电源线被耦合以选择性地向定位于该第一布置中的第三列DAC的每个DAC提供电流，该第三列插入在该第一阵列的该第一列与该第二列之间；该第二电源线被进一步耦合以选择性地向定位于该第二布置中的第四列DAC的每个DAC提供电流，该第四列与该第一阵列的该第二列相邻；以及第一控制线，该第一控制线被定位成可操作地接近该第一阵列的该第一列和该第二列的每个DAC，以与该第一阵列的该第一列和该第二列的对应的DAC通信地耦合，该第一控制线还被定位成可操作地接近该第一阵列的该第三列和该第四列的每个DAC，以与该第一阵列的该第三列和该第四列的对应的DAC通信地耦合；第二控制线，该第二控制线被定位成可操作地接近该第一阵列的第一列的每个DAC，以与该第一阵列的该第一列的对应的DAC通信地耦合，该第二控制线还被定位成可操作地接近该第一阵列的第三列的每个DAC，以与该第一阵列的该第三列的对应的DAC通信地耦合，该方法可以被概括为包括：在第一时间段期间，同时地：经由该第一电源线将信号施加到第一DAC和第二DAC；经由该第二电源线将信号施加到第三DAC和第四DAC；经由该第一控制线将信号施加到该第一DAC、该第二DAC、该第三DAC和该第四DAC；以及经由该第二控制线将信号施加到该第一DAC、该第二DAC、该第三DAC和该第四DAC。
一种系统，该系统可以被概括为包括：数量N条控制线；数量P条电源线；多个数模转换器(DAC)，该多个DAC中的每个DAC均包括对应的材料回路和对应的一对约瑟夫逊结，该一对约瑟夫逊结间断该对应的回路并且在该材料回路中彼此并联地电耦合；以及多条控制线，该多条控制线以编织的配置布置，并且通信地耦合到该多个DAC中的这些DAC；其中该多个DAC中的这些DAC的总和包括数量N(N-1)P个DAC，这些DAC通信地耦合到要经由对应的三元组信号线承载的信号控制的该对应的三元组信号线。
每个DAC可以经由对应的三元组信号线控制，每个三元组包括两条控制线和这些电源线中的一条电源线的唯一组合。
附图说明
本专利或申请文件包含至少一个彩色附图。经请求并且支付必要费用后，专利局将提供具有(多个)彩色附图的本专利或专利申请公开的副本。在附图中，相同的附图标记标识相似的元件或动作。元件在附图中的尺寸和相对位置不一定是按比例绘制的。例如，不同元件的形状以及角度不一定按比例绘制，并且这些元件中的一些可以被任意地放大和定位以提高附图的易读性。进一步地，所绘出的这些元件的特定形状不一定旨在传达与这些特定元件的实际形状有关的任何信息，而可能只是为了方便在图中识别而选取的。
图1是根据至少一个所展示的实施方式的包括数字计算机和量子计算机的混合计算系统的示意图，该混合计算系统可以结合各种逻辑器件和/或实施本文所描述的各种寻址方法。
图2是展示根据至少一个所展示的实施方式的基于量子通量参变器(QFP)的移位寄存器的示意图，该移位寄存器通信地耦合到一组数模转换器(DAC)。
图3是展示根据至少一个所展示的实施方式的基于量子通量参变器(QFP)的移位寄存器的示意图，该移位寄存器经由多个中间QFP通信地耦合到一组数模转换器(DAC)。
图4是示出根据至少一个所展示的实施方式的采用图2或图3的基于QFP的移位寄存器的电路的操作方法的流程图。
图5示出了根据至少一个所展示的实施方式的采用基于QFP的移位寄存器的电路的操作方法，该方法可以是图4的方法的特定实施方式。
图6示出了根据至少一个所展示的实施方式的采用基于QFP的移位寄存器的电路的操作方法，该方法可以是图4的方法的泛化。
图7A示出了根据至少一个所展示的实施方式的耦合到数模转换器(DAC)的锁存器控制的量子通量参变器解复用器(QFP-Demux)电路。
图7B示出了根据至少一个所展示的实施方式的耦合到数模转换器(DAC)的主体通量(地址)控制的量子通量参变器解复用器(QFP-Demux)电路。
图8是根据至少一个所展示的实施方式的与图7A的锁存器控制的QFP-Demux电路相关联的信号曲线图的图。
图9示出了根据至少一个所展示的实施方式的对数模转换器(DAC)进行寻址的三结双回路通量泵。
图10是示出根据至少一个所展示的实施方式的针对图9的三结双回路通量泵的编程/去编程模式的施加的通量波形和最末端结的约瑟夫逊相位的曲线图的图。
图11是根据至少一个所展示的实施方式的对数模转换器(DAC)进行寻址的四结三回路通量泵电路的示意图。
图12是示出根据至少一个所展示的实施方式的针对图11的四结双回路通量泵的编程/去编程模式的施加的通量波形和最末端结的约瑟夫逊相位的曲线图的图。
图13是根据至少一个所展示的实施方式的经由多条地址线对对应的数模转换器(DAC)进行寻址的八组四结三回路通量泵电路的示意图。
图14是示出根据至少一个所展示的实施方式的针对图11的四结双回路通量泵的编程/去编程模式的施加的通量波形和最末端约瑟夫逊结的约瑟夫逊相位的曲线图的图。
图15是根据至少一个所展示的实施方式的操作多个多结超导量子接口设备(SQUID)通量泵的方法的流程图。
图16A是根据至少一个所展示的实施例的操作多个多结超导量子接口设备(SQUID)通量泵的方法的流程图。
图16B是示出根据至少一个所展示的实施方式的用于复位图11的四结双回路通量泵的施加的通量波形和最末端约瑟夫逊结的约瑟夫逊相位的曲线图的图。
图17A是根据至少一个所展示的实施方式的四组数模转换器(DAC)、被布置成对每个DAC进行单独寻址的多条信号线、以及被通信地耦合以使信号经由对应的三元组信号线供应到DAC中所选的DAC的控制电路系统的示意图。
图17B是图17A的四组数模转换器(DAC)和控制线的示意图，该示意图进一步展示了表示跨DAC组的编织的控制线的方向的多条对角线。
图18A是两个数模转换器(DAC)阵列的示意图，该示意图展示了向对应列的DAC供应电流的电源线和电耦合两个阵列的控制线的布置。
图18B是两个数模转换器(DAC)阵列的示意图，该示意图展示了向对应列的DAC供应电流的电源线和馈送回对应阵列的控制线的布置。
图18C是图18A和图18B的两个数模转换器(DAC)阵列和信号线的示意图，该示意图进一步展示了表示编织的控制线的方向的多条对角线。
图19是根据至少一个所展示的实施方式的四元组数模转换器(DAC)、一条电源线和三条控制线的示意图。
图20是数模转换器(DAC)阵列的示意图，该示意图展示了跨多列DAC的三条控制线的布置。
图21是图20的多个阵列的示意图，该示意图展示了跨多个阵列的多条控制线和三条电源线的布置。
图22是根据至少一个所展示的实施方式的操作方法的流程图，该操作方法采用控制线的编织的布置以对二维DAC组(例如，有序阵列)中的DAC进行单独寻址。
具体实施方式
在以下说明中，阐述了某些特定的细节以便提供对所披露的各种实施方式的全面理解。然而，相关领域的技术人员将认识到，可以在没有这些特定的细节中的一个或多个的情况下，或者使用其他方法、部件、材料等来实践实施方式。在其他情况下，尚未示出或详细描述与计算机系统、服务器计算机和/或通信网络相关联的公知结构，以避免不必要地模糊对实施方式的描述。贯穿本说明书和所附权利要求，词语“元件”和“多个元件”用于包含但不限于与计算机系统、服务器计算机、通信网络、超导电路和谐振器相关联的所有此类结构、系统和设备。
除非上下文另外要求，否则贯穿本说明书和所附权利要求，单词“包括(comprising)”与“包括(including)”同义并且是包括性或开放式(即，不排除附加的、未列举的元件或方法动作)。
贯穿本说明书，对“一个实施方式(one implementation)”或“实施方式(animplementation)”的引用意味着结合该实施方式所描述的具体特征、结构或特性被包括在至少一个实施方式中。因此，贯穿本说明书在各个地方出现的短语“在一个实施方式中”或“在实施方式中”不一定全部指同一实施方式。此外，具体的特征、结构、或特性可以以任何合适的方式结合在一个或多个实施方式中。
如在本说明书和所附权利要求中所使用的，除非上下文另外明确指明，否则单数形式的“一个(a)”、“一种(an)”以及“该”包括复数对象。还应注意，除非上下文另外明确指明，否则术语“或”总体上所使用的意义包括“和/或”。
本文提供的本披露内容的小标题和摘要只是为了方便起见，而并非解释实施方式的范围或含意。
在经典电路中，可以通过如晶体管等简单的切换设备的特定布置来执行复杂且精细的操作。这种布置的示例包括移位寄存器、存储器阵列、加法器、触发器等。在超导电子学并且特别是在超导量子计算的不断发展的领域，开发实施这些布置中的每一个布置的超导类似物的电路是至关重要的。可以类似地使用简单的切换设备来构造这些布置；然而，如晶体管等经典的切换设备不适用于超导体制。因此，在许多超导系统中，重要的是建立可以用来实现许多其他电路和操作的基础超导逻辑设备。
超导电子学的特别感兴趣的应用是在量子计算领域。超导电路能够在宏观尺度上利用量子效应，从而为量子计算的实施方式提供比一些替代方案更易于管理的机制。如所讨论的，量子计算的基本单位是量子位。超导量子位可以采用包括超导通量量子位的多种形式。超导通量量子位可以以超导回路的形式实现，该超导回路包含至少一个被称为约瑟夫逊结的切换设备。然后，量子处理器可以包括任何数量的这种超导通量量子位。因此，在实施这种量子处理器时，可以开发用于制造大量超导通量量子位的技术，以及对这种设备的操作的扎实理解。本系统、方法和装置描述了基础超导通量量子位结构在量子处理器中用作超导切换设备。在示例性实施例中，超导通量量子位的布置可以被实施为超导量子处理器中基于超导通量的移位寄存器。
本披露内容涉及包括超导数模转换器(DAC)的超导量子处理器。DAC包括使用动态电感储存能量的能量储存元件。在各个实施方式中披露了单回路和多回路(或“级联”)DAC设计。披露了提供动态电感的薄膜能量储存元件和基于约瑟夫逊结的能量储存元件的实施方式，这些实施方式包括具有曲折布局和/或电流耦合的实施方式。
尽管贯穿本文使用了术语DAC，但是应当理解，所描述的设备可以用于多种不一定局限于将数字信号转换成模拟信号的目的(并且在一些实施方式中，根本不涉及这种转换)。例如，如上文所描述的，超导DAC可以被量子处理器用于在一段时间内存储信号(例如，从而以存储器形式操作)。
为了帮助读者理解，下文将讨论示例超导量子处理器的操作。这提供了超导DAC可以在其中操作的环境，并且展示了这种DAC的至少一些示例性功能。
示例性混合计算系统
图1示出了根据至少一个示例性实施方式的混合计算系统100，该混合计算系统包括经典计算机或数字计算机102和量子计算机104，该混合计算系统可以结合各种逻辑设备和/或实施本文所描述的各种寻址方法。
数字计算机102包括一个或多个数字处理器106，例如，一个或多个单核或多核微处理器、中央处理器单元(CPU)、图形处理器单元(GPU)、数字信号处理器(DSP)或专用集成电路(ASIC)。数字计算机102可以包括一个或多个用户界面部件，例如，一个或多个显示器108a、指示器设备108b(例如，计算机鼠标、轨迹球)和小键盘或键盘108c，统称为108。数字计算机102可以包括一个或多个非暂态计算机可读介质或处理器可读介质，例如，一个或多个存储器(例如，易失性存储器、静态存储器、只读存储器(ROM)、随机存取存储器(RAM))110和/或一个或多个存储设备(例如，磁性硬盘驱动器(HDD)、光盘驱动器、固态驱动器(SSD)和/或闪存驱动器)112。数字计算机102可以包括与量子计算机104接口连接的一个或多个量子计算机控制子系统114。(多个)处理器106、存储器110、存储设备112和量子计算机控制子系统114可以经由一个或多个通信通道(例如一个或多个总线(例如，电源总线、通信总线、指令总线、地址总线)116)通信地耦合。
非暂态计算机可读介质或处理器可读介质(例如一个或多个存储器110)存储处理器可执行指令和数据，这些指令和数据当由一个或多个处理器106执行时使处理器106执行本文所描述的各种算法中的一个或多个算法。处理器可执行指令和数据可以例如包括基本输入和输出系统指令集或“模块”118a，该模块将数字计算机102配置成在启动时的操作。处理器可执行指令和数据可以例如包括操作系统指令集或“模块”118b，该模块将数字计算机102配置成用于操作，例如提供各种文件管理服务和用户界面服务。处理器可执行指令和数据可以例如包括服务器指令集或“模块”118c，该模块将数字计算机102配置成作为服务器操作，以提供其他计算机对信息和服务的访问。处理器可执行指令和数据可以例如包括计算指令集或“模块”118d，该模块将数字计算机102配置成执行各种计算，这些计算与将问题转换成问题图和/或对量子计算机104产生的潜在解决方案进行后处理相关联。处理器可执行指令和数据可以例如包括量子处理器指令集或“模块”118d，该模块将数字计算机102配置成将问题从问题图映射到硬件图，以嵌入到量子计算机104的量子处理器120中以供执行。处理器可执行指令和数据可以例如包括读出指令集或“模块”118f，该模块将数字计算机102配置成执行各种读出功能，这些读出功能与从量子计算机104读出问题的潜在解决方案相关联。
量子计算机104包括量子处理器120，该量子处理器典型地包括多个量子位和多个耦合器，每个耦合器可选择性地操作以耦合对应的一对量子位。量子计算机104包括量子位控制系统122，该量子位控制系统可操作地耦合以例如经由各种接口(即将通量选择性地耦合到量子位的电感接口)控制量子位中的每一个。量子计算机104包括耦合器控制系统124，该耦合器控制系统可操作地耦合以例如经由各种接口(即将通量选择性地耦合到耦合器以设置耦合器的耦合强度或“耦合强度”的电感接口)控制耦合器中的每一个。量子计算机104包括读出控制系统126，该读出控制系统可操作地耦合以控制各种接口可操作地读出量子位中的每一个的状态。
本文描述了用于实施这些的各种对应的系统、部件、结构和算法。所描述的系统、部件、结构和算法中的许多可以单独实施，而一些可以彼此组合实施。
基于量子通量参变器(QFP)的移位寄存器
现有系统依赖于X-Y-Z寻址方案以对DAC进行寻址，为了方便起见，将Z命名为功率(C2尺寸处理器中的所有DAC级串联连接)，并且为了方便起见，将X和Y信号命名为地址(ADDR)和触发(TRIG)。对C2块加电、断言ADDR并且几次切换TRIG将相应数量的脉冲写入一个唯一所选的DAC级。这种寻址方案可以处理几千个量子位级别(例如，8,000或16,000)。为了继续进入具有例如100,000个量子位并且更高的下一个复杂性级别，可以采用将数据串行加载到PMM中的方式，该方式只使用几行就将长位流写入DAC中。基于SFQ的移位寄存器在片上耗散了太多的功率，因此，优先采用基于QFP的方案。
在至少一种现有方法中，ADDR和TRIG中的每一个均提供约1/4的Φ0(其中Φ0是超导磁通量量子)，并且被选择的DAC级(其中ADDR和TRIG在通量方向上一致，并且DAC级被加电)在其切换时看到约1/2的Φ0总信号，将另一个单通量量子(SFQ)插入到相应的DAC存储电感器中。原则上，这些信号中的一个信号(例如，ADDR)可以不从专用的室温线馈送，而是通过QFP级磁性地馈送，或者如果磁性地连接到耦合到DAC级的一半的QFP移位寄存器，则电流地馈送。图2和图3中展示了两种可能的布置。具体地，图2示出了磁性地耦合到QFP-SR级的DAC，而图3示出了电流地耦合到DAC的附加QFP，该附加QFP充当通量放大器，以额外的结/主体占位面积为代价向DAC提供更多信号。由于所有DAC均是串联连接的(经由POWER线)，因此优选的是如果QFP移位寄存器(QFP-SR)在级之间具有电流连接，则这可能会在存在可能的通量偏移的情况下提高裕度，并且在DAC与QFP-SR之间的某个地方应该存在(较低效率的)磁连接。
图2示出了根据至少一个所展示的实施方式的基于量子通量参变器(QFP)的移位寄存器200，该移位寄存器通信地耦合到一组数模转换器(DAC)202a、202b(仅示出两个，统称为202)。
基于QFP的移位寄存器包含多个基于QFP的移位寄存器元件204a、204b、204c(仅显现出三个，统称为204)和电感器梯形电路206，该电感器梯形电路电感地或电流地耦合到该一组DAC 202中的DAC 202a、202b。
基于QFP的移位寄存器元件204是对应的QFP，各自包括对应的材料回路208、间断对应的材料回路208的一对约瑟夫逊结210a、210b(显现出两个，统称为210)以及对应的接口212(例如，电感接口)。材料回路208可以是在临界温度下超导的回路。接口212可以被定位成通信地耦合来自地址线214的信号(例如，通量)(仅显现出一个)。对于该一组DAC 202中的每个DAC 202a，基于QFP的移位寄存器200优选地包括至少三个QFP寄存器元件204a、204b、204c。
电感器梯形电路206包括具有一对轨道216a、216b的材料导电路径216和多个电感器218(仅显现出一个)，这些电感器跨轨道216a、216b作为“梯级”彼此并行耦合。电感器梯形电路206还包括多个接口(例如，电感接口)220(仅显现出一个)，这些接口被定位成经由DAC 202a的互补接口222(仅显现出一个)将信号(例如，通量)通信地耦合到对应的DAC202a、202b。材料导电路径216可以是在临界温度下超导的导电路径。
该一组DAC 202中的DAC 202a、202b中的每一个包括对应的材料回路224(仅显现出一个)和间断对应的材料回路224的对应的一对约瑟夫逊结226a、226b(仅显现出一对)，约瑟夫逊结226a、226b在材料回路224的电连接225a和225b之间与电源线232并联电耦合。该一组DAC 202中的DAC 202a、202b中的每一个包括多个接口222、228、230(例如，电感接口)，以将信号耦合到该DAC。该一组DAC 200中的DAC 202a、202b中的每一个可由三个信号的三元组连续多次独立地寻址，以存储可变数量的通量量子。三个信号的三元组包括经由基于QFP的移位寄存器200的基于QFP的移位寄存器元件204接收的第一信号、经由电源线232接收的第二信号以及经由触发线234接收的第三信号。
控制电路系统236通信地耦合以将信号施加到电源线232、触发线234和地址线214。控制电路系统236将信号施加到电源线232、触发线234和地址线214，以将信息(例如，多个通量量子)加载到DAC 202a、202b中所选的一个。
虽然展示为第一组DAC 202和第一移位寄存器200，但是可以采用附加DAC组和附加的相关联的移位寄存器。
图3示出了根据至少一个所展示的实施方式的基于QFP的移位寄存器200，该移位寄存器经由多个中间QFP 340a、340b(仅示出两个，统称为340)通信耦合到一组DAC 202a、202b(仅示出两个，统称为202)。
图3中所展示的结构中的许多结构与图2中所展示的结构类似或甚至相同，并且因此用相同的附图标记命名。为了简明并且因此清晰起见，下文即将仅讨论图3与图2之间的显著差异。
中间QFP 340a、340b作为QFP通量放大器操作，这些QFP通量放大器电流地耦合到第一组DAC 202中对应的DAC 202a、202b。QFP 340a、340b中的每一个包括对应的材料回路342(仅显现出一个)和间断对应的回路342的对应的一对约瑟夫逊结344a、344b(仅显现出一对)。QFP 340a、340b中的每一个包括对应的接口(例如，电感接口)346(仅显现出一个)，以将信号通信地耦合到该QFP。对应的材料回路342可以在临界温度下超导。QFP 340a、340b中的每一个经由电感器梯形电路206在DAC 202a、220b中对应的一个与基于QFP的移位寄存器200的基于QFP的移位寄存器元件204a、204b、204c之间通信地耦合(例如，电流地或电感地)。
图4示出了根据至少一个所展示的实施方式的采用基于QFP的移位寄存器的电路操作的方法400。方法400可以例如与图2的基于QFP的移位寄存器200或图3的基于QFP的移位寄存器300一起使用。
方法400例如响应于电源的应用、问题的提交、请求或调用(例如，通过调用例程或程序)而在402处开始。
在404处，控制电路系统复位第一组DAC的所有DAC。为了复位DAC中的所有DAC，控制电路系统可以反复地使信号施加到触发线或经由触发线施加，以释放存储电感器中的所有通量。
在406处，控制电路系统在第一方向上(例如，顺时针方向)使持续电流施加到第一数量的基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的量子将被添加到其中的对应的DAC级。在408处，控制电路系统在相反方向上(例如，逆时针方向)使持续电流施加到第二数量的基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的量子不被加载到其中的对应的DAC级。
在410处，控制电路系统使信号施加到电源线。在412处，对于第一次数，控制电路系统使信号施加到触发线，其中第一次数至少与通量的要添加的量子的总数成比例。典型地，第一次数等于通量的要加载的量子的总数。因此，可以以极性对触发线TRIG加脉冲，该极性将等于要写入的脉冲数量的总次数添加到所选QFP级中的顺时针方向电流并且从未选级中的逆时针方向电流中减去该总次数，从而增加了存储电感器中SFQ量子的数量。如果在414处，控制电路系统确定信号尚未被施加到触发线持续第一次数，则方法400返回到412处。
当在414处，控制电路系统确定信号已经被施加到触发线持续第一次数时，则方法400在416处终止，直到被再次调用(called或invoked)。替代性地，方法400可以继续运行。
图5示出了根据至少一个所展示的实施方式的采用的基于QFP的移位寄存器的电路操作的方法500。方法500可以是方法400(图4)的具体实施方式。方法500可以例如与图2的基于QFP的移位寄存器200或图3的基于QFP的移位寄存器300一起使用。
方法500例如响应于电源的应用、问题的提交、请求或调用(例如，通过调用例程或程序)而在502处开始。
在504处，控制电路系统基于通量的要加载到DAC的量子的数量对DAC中的所有DAC进行排序。在506处，控制电路系统复位DAC中的所有DAC。为了复位DAC中的所有DAC，控制电路系统可以反复地使信号施加到触发线或经由触发线施加。
在508处，控制电路系统在第一方向上(例如，顺时针方向)使持续电流施加到多个基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的至少一个量子将被加载到其中的对应的DAC级。在510处，控制电路系统在相反方向上(例如，逆时针方向)使持续电流施加到多个基于QFP的移位寄存器级，这些基于QFP的移位寄存器级耦合到通量的少于一个量子将被加载到其中的对应的DAC。在512处，控制电路系统使信号施加到电源线或经由电源线施加。在514处，控制电路系统使信号施加到触发线或经由触发线施加。
在516处，控制电路系统随后在第一方向上使持续电流施加到多个基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的至少两个量子将被加载到其中的对应的DAC。在518处，控制电路系统在相反方向上使持续电流施加到第二数量的基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的少于两个量子将被加载到其中的对应的DAC。在520处，控制电路系统使信号施加到电源线。在522处，控制电路系统随后使信号施加到触发线或经由触发线施加。
方法500在524处终止，例如直到被再次调用(called或invoked)。
图6示出了根据至少一个所展示的实施方式的采用基于QFP的移位寄存器的电路操作的方法600。方法600可以是方法400(图4)的泛化。方法600可以例如与图2的基于QFP的移位寄存器200或图3的基于QFP的移位寄存器300一起使用。
为了节省编程时间(例如，编程数万个量子位，每个量子位8个DAC，每个量子位16个DAC级)，DAC级可以首先按照要添加到对应的级的脉冲的数量(例如，多达单通量量子的最大值(MAXSFQ)约20)进行排序。因此，可能会有许多具有相同目标数量的脉冲的级。例如，一些级可能需要1个脉冲，一些可能需要2个脉冲，一些其他级可能需要3个脉冲等，一直到需要20个脉冲的某个级。首先，选择需要至少一个脉冲的级，并且对TRIG进行一次加脉冲。新模式取消选择只需要一个SFQ的级，并且对TRIG进行两次加脉冲。值得注意的是，所有其他级均需要3个或更多个SFQ。这种情况一直继续到仅剩余需要20个SFQ的级，并且这些级随后被选择且填充。在最坏的情况下，这一过程需要整个QFP-SR的高达MAXSFQ个重编程周期，才能将新的“串行程序”写到处理器上。可以通过将QFP-SR分成更短的部分来进一步加速这一过程，其中稍多的线进入室温。
QFP-SR还可以与NDRO一起用于量子位读出，而不是采用单独的结构将数据置于靠近量子位的位置以对这些量子位的DAC进行编程。为了可靠性，可以采用移位寄存器级的网格或阵列来代替一个单个长移位寄存器。因此，存在通过QFP-SR到达每个点的多种可能路径，并且QFP-SR可以容忍一定百分比的故障设备。
方法600例如响应于电源的应用、问题的提交、请求或调用(例如，通过调用例程或程序)而在602处开始。
在604处，控制电路系统基于通量的要加载到DAC的量子的数量对DAC级中的所有DAC级进行排序。在606处，控制电路系统复位DAC中的所有DAC。为了复位DAC中的所有DAC，控制电路系统可以反复地使信号施加到触发线或经由触发线施加。
对于从i等于1到通量的要编程的最大量子数量n的整数i倍，在608处，控制电路系统在第一方向上(例如，顺时针方向)使持续电流施加到多个基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的至少i个量子将被加载到其中的对应的DAC级。如果在610处，控制电路系统确定i＜n，则方法600的控制返回到608。如果在610处，控制电路系统确定i＝n，则方法600的控制进行到612。
在612处，控制电路系统还在相反方向上(例如，逆时针方向)使持续电流施加到多个基于QFP的移位寄存器，这些基于QFP的移位寄存器耦合到通量的少于i个量子将被加载到其中的对应的DAC。如果在614处，控制电路系统确定i＜n，则方法600的控制返回到612。如果在614处，控制电路系统确定i＝n，则方法600的控制进行到616。
在616处，控制电路系统使信号施加到电源线或经由电源线施加。在618处，控制电路系统使信号施加到触发线或经由触发线施加。通量的最大量子数量n可以例如在18与22之间。
方法600在620处终止，例如直到被再次调用(called或invoked)。
量子通量参变器(QFP)数模转换器(DAC)
可以期望实现对所有参数的4位控制；与先前的量子处理器设计相比，在某种程度上减少的激发态的热占据；更可靠的永磁体存储器(PMM)以及更高的总能量标度。在大的集成规模下，性能可能受4位控制、热占据和量子位Ip上的非线性的限制(这会通过降低能量标度以补偿和减慢处理器运行时间，来迫使热占据增加)。
本文描述了对架构的各种显著改变，以改善量子位性能(例如，缩短长度导致改善的量子位Ip的非线性和更快的设备)、加速校准(例如，读出或PMM在芯片上没有功率耗散)并且改善控制精度(例如，更高的最大SFQ-DAC)。所描述的平台提供了基础，在该基础上，当输入/输出(I/O)线被释放和/或当I/O线被添加时，通过采用高带宽线并且经由并行编程和读出加速操作。
这种方法可以导致快得多的编程、校准、读出、更高的控制精度和更大的处理器。进一步地，因为内部能量分裂大于例如100mK的自由自旋将不再具有可用于切换状态的热能，因此随着芯片上功率耗散的降低，低频率通量噪声将减少；换句话说，1/f角应该移动到较低的频率。这与量子处理器芯片上更短的量子位结合可以在不必显著降低制造噪声的情况下实现更高的控制精度。
虽然可以通过更低的温度和更短的量子位获得上文所描述的性能改善，但是有更多的理由采用本文所描述的方法。问题解决和校准时间两者均是改善的主要方面。校准和问题解决时间以不同方式取决于：1)dc SQUID读出时间；2)可以并行读取的dc SQUID的数量；3)dc SQUID读取之后的冷却时间；4)PMM编程之后的冷却时间；以及5)芯片上的平衡温度。
DAC锁定式测量可以用于量子通量参变器-DAC(QFP-DAC)校准和偏移通量测量，该校准大约为全部校准的三分之一。对于这三分之一的校准，上文的第四项和第五项将主导先前的量子处理器架构上的时间。经改善的PMM可以解决这个问题。
校准的剩余部分受读出和读出之后的冷却的时间限制。本文所描述的至少一种方法解决了读出之后的冷却限制，并且还可以减少读出时间。
本文所描述的设计可以促进并行校准和并行读出，从而允许在有限时间内对具有1000个量子位或更多个量子位的量子处理器进行校准并且使其可操作。
所有中等集成规模下的问题解决时间将取决于量子位长度(设置能量标度)、温度(上文第五项；通过所需的重复)，并且在较小规模下，问题解决时间将取决于读出时间，并且在一些参数范围内，取决于PMM编程时间。
本文描述了QFP-Demux和DAC的各个实施例，该QFP-Demux和该DAC应与现有SFQ-DAC一样的执行，但是有利地不耗散功率，从而消除了电流循环时间的几个重要部分。此QFP-DAC/DEMUX实际上并没有提高加载时间，并且事实上对于同一I/O线，其速度稍慢。对I/O线和并行加载的改进是加快这一速度的一种方式。QFP-DAC/DEMUX的最终参数化设计受到制造能力的极大推动。
还描述了新读出方案，该新读出方案应允许并行读出量子位，以及以比现有设计高得多的速率读出量子位(例如，快约100倍)。列出了此读出方案中的设计参数。
为了处理假设的要求，可以在DAC上运行锁定测量，此时DAC必须快速翻转状态，本章节中提出了非耗散PMM方案，该非耗散PMM方案消除了现在需要的测量之间的10毫秒冷却需求，并且使测量受到输入/输出(I/O)带宽或读出时间的限制。
图7A所展示的电路从QFP产生DAC所需的多个通量量子，以与QFP解复用器树一起使用。图7A示出了由LATCH1和寻址的解复用器树的最终分支的一部分。OFFSET信号被选择为QFP的“偏离”方向并且大于QFP之间耦合的通量。这种小电路中的操作是：将OFFSET设置为0，施加LATCH1，将偏移设置为大值，应用/>当施加LATCH信号时，这意味着将其从Φ0/2移动到Φ0，并且当不施加LATCH信号时，其停留在Φ0/2。这可以容易地实现，其中每一级别的demux树只有一条线，一条附加的共享的LATCH“偏移”线(除了LATCH“偏移”依赖于时间)。
然后，在TIP处没有输入的情况下断言LATCH2。原则上，可以将最后两个QFP级结合在一起。现在，QFP-DAC的左手部分中只有一个具有正(负)通量量子，并且其余具有负(正)通量量子。将输入偏置电流施加到由所有DAC结共享的电流偏置上。之所以可以这样做，是由于一次只能切换一个DAC。最后，施加倾斜脉冲(tipping pulse)，将该倾斜脉冲添加到所选DAC中的信号并且从所有其他DAC中减去。所选DAC的临界电流将被瞬间超过，从而将通量量子从QFP DAC回路置乱到DAC中。其他DAC将不会这么做。可以重复LATCH2/TIP周期，以在不必重新运行解复用器树的情况下，将与所需数量一样多的通量量子加载到DAC中。
由于量子通量参变器QFP-DAC不需要芯片上功率，因此所有结的电流Ic几乎可以随意增加，尽管由于DAC变得结尺寸受限而在某个点处可能需要新的三层来限制demux/DAC的增长。这允许减少DAC的电感，缩小DAC的占位面积并且缩小量子位长度。如此可以有利地导致更好的量子位和更快的处理器。值得注意的是，可能需要另一个金属层或三层以便实施较小的DAC。本文所讨论的经改进的复位方法可以促进同时减小DAC步长和提高精度。
量子通量参变器数模转换器(QFP DAC)有利地促进将非常小的信号(QFP信号)用于多通量量子DAC。该量子通量参变器数模转换器可以有利地用于例如大型绝热量子处理器中，或者任何采用准直流磁场的量子处理器中。该量子通量参变器数模转换器可以与高带宽线一起使用以在多GHz更新速率下运行，例如，在有限尺寸的树中，以数百MHz速率更新DAC。
图7A示出了根据至少一个所展示的实施方式的耦合到QFP数模转换器(QFP-DAC)702a、702b的锁存器控制的量子通量参变器解复用器(QFP demux)电路700a。具体地，图7A示出了QFP demux树的最后级。
锁存器控制的QFP demux电路700a包括多个QFP 704(示出了一个)，并且针对每个QFP 704，包括多组或系列(例如，两组或系列)的量子通量参变器锁存器(QFP锁存器)组或序列706a、706b(图7A中所展示的每个系列只有一个QFP锁存器)。每组或系列的QFP锁存器706a、706b均可选择性地操作，以在QFP 704与对应的一对QFP-DAC 702a、702b的第一QFP-DAC 702a和第二QFP-DAC 702b中对应的一个之间通信地耦合通量。电流偏置线710被定位成将电流偏置施加到该一对QFP-DAC 702中的至少两个QFP-DAC 702a、702b，有利地没有任何偏置电阻器。
QFP-DAC 702包括通过电流偏置连接的不对称DC SQUID(在图7A的右手侧展示)。消除电流偏置并且将磁偏置用于CJJ中是可能的。否则，电流偏置就不需要偏置电阻器，从而有利地不产生热量，但是确实需要偏置所有串联的QFP-DAC 702。值得注意的是，偏置线710也可以用于对不同的树进行寻址。
QFP 704可以在树结构的分支之间充当树结构中的输入或节点。QFP 704包括第一材料回路712a、间断第一材料回路712a的第二材料回路712b、以及间断第二材料回路712b的一对约瑟夫逊结714a、714b。第二回路712b包括接口(例如，电感接口)716，该接口接收信号，例如命名为LATCH0的信号。第一材料回路712a包括一对接口(例如，电感接口)718a、718b，该一对接口被定位成将信号(例如，通量)通信地耦合到第一组或系列的QFP锁存器706a和第二组或系列的QFP锁存器706b的对应的第一QFP锁存器706a、706b的接口720a、720b(在每组或系列中仅示出一个)。QFP 704的第一材料回路712a和第二材料回路712b可以是例如在临界温度或临界温度以下超导的材料。
第一组或系列的QFP锁存器706a和第二组或系列的QFP锁存器706b的第一QFP锁存器706a、706b各自包括第一材料回路722a(在图7A中仅显现出一个)、间断第一材料回路722a的第二材料回路722b(在图7A中仅显现出一个)以及间断第二材料回路722b的一对约瑟夫逊结724a、724b(在图7A中仅显现出一对)。第一回路包括接口(例如，电感接口)725，该接口接收信号，例如命名为OFFSET的信号。第二回路722b包括接口(例如，电感接口)726，该接口接收信号，例如命名为LATCH1或的信号。可以通过向第一QFP锁存器706a、706b的第二回路722b的接口726施加相反的信号LATCH1或/>而在第一回路722a中建立相反的电流流动(例如，顺时针方向和逆时针方向，如第一QFP锁存器706a、706b的第一回路722a中的箭头所展示的)。第一材料回路722a包括附加接口(例如，电感接口)728(在图7A中仅显现出一个)，该接口被定位成将信号(例如，通量)通信地耦合到这些组或系列的QFP锁存器706a、706b或QFP-DAC 702a、702b的任一对应的第二QFP锁存器的接口730(在图7A中仅显现出一个)。第一QFP锁存器706a、706b的第一材料回路722a和第二材料回路722b可以是例如在临界温度或临界温度以下超导的材料。
QFP-DAC 702a、702b各自包括第一材料回路738a(在图7A中仅显现出一个)、间断第一材料回路738a的第二材料回路738b(在图7A中仅显现出一个)以及间断第二材料回路738b的一对约瑟夫逊结740a、740b(在图7A中仅显现出一对)。第一回路738a包括多个接口(例如，三个电感接口)742，例如以读出存储于QFP-DAC 702a、702b中的信号。第二回路738b包括接口(例如，电感接口)744，该接口接收信号(例如，命名为RESET的信号)，该信号可操作以复位QFP-DAC 702a、702b的值。这些组或系列的QFP锁存器706a、706b可操作以将经由QFP 704接收的信号解复用到QFP-DAC 702a、702b中，该信号最终可以从QFP-DAC 702a、702b中读出。QFP-DAC 702a、702b的第一材料回路和第二材料回路可以是例如在临界温度或临界温度以下超导的材料。
QFP-DAC各自包括间断第一材料回路738a的第三材料回路738c(在图7A中仅显现出一个)以及间断第三材料回路738c的一对约瑟夫逊结746a、746b(在图7A中仅显现出一对)。第一回路738a包括接口(例如，电感接口)736a，该接口接收信号，例如命名为TIP的信号。第三回路738c包括接口(例如，电感接口)736b，该接口接收信号，例如命名为LATCH2的信号。可以通过在QFP锁存器706a、706b的第一回路722a中建立相反的电流流动而建立相反的电流流动(例如，顺时针方向和逆时针方向，如QFP-DAC 702a、702b的第一回路738a中的箭头所展示的)。QFP-DAC 702a、702b的第一材料回路738a、第二材料回路738b和第三材料回路738c可以是例如在临界温度或临界温度以下超导的材料。
图7B示出了根据至少一个所展示的实施方式的耦合到数模转换器(DAC)的主体通量(地址)控制的量子通量参变器解复用器(QFP-Demux)电路700b。具体地，图7B示出了QFPdemux树的最后级。
图7B中所展示的许多结构与图7A中所展示的结构类似或甚至相同，并且因此用相同的附图标记命名。为了简明并且因此清晰起见，下文即将仅讨论图7B与图7A之间的显著差异。
与图7A的实施方式相比，图7B的实施方式将相同的LATCH1信号施加到第一QFP锁存器706a、706b，并且不是将相同的OFFSET信号施加到第一QFP锁存器706a、706b，而是通过经由地址线将命名为ADDR1和的相反地址信号施加到第一QFP锁存器706a、706b来控制电流的方向。
应注意，解复用器也在广播模式下工作，并且还可以使用OFFSET线从树的中间开始生成信号。可以加载正脉冲和负脉冲。复位是以与SFQ-DAC相同的方式完成的。任选地，可以通过对QFP-DAC的约瑟夫逊结进行过偏置来卸载所有QFP-DAC，并且然后在抑制QFP-DAC的约瑟夫森结的同时使偏置电流波动，从而允许亚稳态磁通量量子逸出。偏置电流的足够波动可以导致已知状态。
通过使用直接寻址，可以将QFP demux塌缩大约5位(参见图7B)。例如，五条地址线可以对数地求和成QFP主体。这可以有利地用于处理树的物理上大的部分(例如，前几个地址)。
在一些实施方式中，QFP-DAC在不受控制的MFQ模式下运行，以通过使DAC结不分流和在倾斜期间的过电流偏置来提高加载速度。例如，这对于在读出链中仅用作非线性放大器的QFP-DAC可以是有用的。
经由全局LATCHOFFSET线(图7B中未示出)和每个树级别的单个LATCH，最佳地完成了LATCH和对的实施。
LATCH寻址的解复用器可以作为可以用于读出的多路复用器运行。
进一步地，如果真正受到线限制，则可以有意地使QFP DAC的复合约瑟夫逊结(CJJ)不对称，从而允许在LATCH寻址的实施方式中省略全局偏移线(图7A)。然而，由于不能再切换“偏移”打开和关闭，因此这将导致裕度降低。
按照设计，QFP demux电路的加载带宽可以是可比较的SFQ demux电路的三分之一到二分之一。
新的复位方法可以作为图7A和/或图7B的QFP demux电路的一部分来实施。具体地，这可以采用与每个回路并行的四个分流的结，这些分流的结被同等地偏置以提供比其他方式可能实现的复位改进的复位。这可以有效地被认为是抑制结和主回路两者的DCSQUID。对结的抑制消除了不对称问题和β限制的调制。这在某种程度上，似乎比存在不对称的情况下的正常分流的复位更好。使用QFP-DAC，MAX-SFQ可能能够在没有任何损失的情况下被显著地过度设计，并且因此可以减小复位结尺寸，并且以这种方式赢得更可靠的复位。这种复位的益处是，即使回路中存在显著的不对称，也能复位到零通量量子，而分流的两个结的复位的最终状态取决于两个结的不对称性。
使用足够短的功率脉冲进行快速锁定式测量可以促进减少永磁体存储器采用的典型冷却时间，例如从几十毫秒到几十微秒。
图8示出了与图7A的锁存器控制的QFP demux电路相关联的信号的曲线图800。
具体地，曲线图800是在没有demux的情况下QFP-DAC的WRSPICE仿真；将demux模拟为通量输入。
曲线图800示出了当三个脉冲被加载到QFP-DAC中时，曲线图800的底部附近的相位802和电流804的值。曲线图800还示出了假demux输入信号806、锁存器信号808和倾斜脉冲810以及偏置电流812的值。曲线图800还示出了QFP结相位814的值。注意，因为没有经由尖端线(tip line)施加正确的输入信号以使QFP-DAC可逆地运行，所以复位在QFP-DAC上是有噪声的，因此QFP-DAC的加载不是绝热的。如果输入信号(假最后demux级)被反向，则没有通量被泵入回路。
可用于无电流选择的多相通量DAC寻址的多结超导量子接口设备(SQUID)通量泵
现有架构使用X-Y-Z寻址方案选择DAC进行编程。这些线中的一条线(有时命名为POWER线)与DAC SQUID回路电流地连接。然而，从POWER线到DAC的电流连接使一些替代性的DAC间耦合方案变得不合适，如例如，电流地共享电感，比如，如果使用约瑟夫逊DAC或由高动态电感材料构造的DAC，则可能能够做到这一点。
其他两条线(命名为ADDRESS和TRIGGER)在选择DAC时的作用退化，这意味着当这两条线的偏置的总和超过阈值时，将启用该DAC的选择(取决于POWER)。在操作点，POWER信号与ADDRESS线和TRIGGER线不正交。以这种方式使用三个相对非正交的偏置的操作裕度与使用X-Y寻址的操作裕度相比在某种意义上降低了，并且因此这种方法不能很好地扩展到更高维的寻址方案，其中可用的操作裕度降低了大约1/(寻址维数)。
通过下文所描述的寻址方案，这两个问题在某种程度上得到了改善：(1)无需通过对电路进行寻址而与DAC电流连接；以及(2)通量泵的控制信号相对更正交。
图9示出了根据至少一个所展示的实施方式的对数模转换器(DAC)902进行寻址的三结双回路通量泵电路900。
所展示的三结双回路通量泵电路900包括两个回路904a、904b(统称为904)。回路904中的每一个具有由回路904中连续相邻的一个回路共享的共享部分906a、906b(统称为906)。三结双回路通量泵电路900包括三个约瑟夫逊结908a、908b、908c。回路904的由回路904中连续相邻的一个回路共享的共享部分906中的每一个被约瑟夫逊结908a、908b、908c中对应的一个间断。三结双回路通量泵900的回路904中的每一个具有对应的存储电感910a、910b。
两个接口912a、912b相对于回路904的对应的存储电感910a、910b定位，以选择性地将通量Φxa,Φxb与其通信地耦合。每个回路904可以包括至少在临界温度下超导的材料。
DAC 902耦合到第一多结SQUID通量泵电路900的回路904b中最末端的回路。DAC的回路包括回路914，该回路包括由第一多结SQUID通量泵电路900的最末端回路904b共享的共享部分906b。DAC 902包括存储电感916。DAC 902的存储电感916是磁电感、动态电感、约瑟夫逊电感中的至少一个，或是磁电感、动态电感和约瑟夫逊电感中的两个或更多个的组合。DAC 902可以包括至少在临界温度下超导的材料的回路。
图9示出了最基本的典型体现，其中双回路、三结通量泵连接到单个超导存储电感器。电感器和通量泵结的尺寸确定了DAC的最大可用容量。图10示出了图9的三结双回路通量泵的编程/去编程模式下的施加的通量波形1002和1004。图9的结908c的约瑟夫逊相位1006也示出为回路中通量量子总数的2π倍。
图10所展示的一种编程操作模式示出了可以如何将施加的通量Φxa用于将通量推入和推出908a/908b回路，908b/908c回路可以使用该施加的通量Φxa来做到这一点。如果与时钟相位Φxa(相对于Φxb提前π/2)一起操作，则通量将通过泵推入DAC，其中每编程信号周期一个Φ0。如果Φxa相对于Φxb延迟π/2，则通量将被泵出回路，或负通量被泵入。图10中的三个时钟脉冲串示出NΦ0被泵入回路，2NΦ0被泵出，并且NΦ0被泵回。
图11示出了根据至少一个所展示的实施方式的对数模转换器(DAC)902进行寻址的四结三回路通量泵电路1100。
四结三回路通量泵电路1100类似于三结三回路通量泵900(图9)，但是其中添加了回路。使用与图9和图12随附的讨论中使用的相同的附图标记来标识类似或甚至相同的结构。为了简明并且因此清晰起见，下文即将仅讨论图11与图9之间的显著差异。
如所展示的，四结双回路通量泵在第三回路904c中添加了第三回路904c、第四约瑟夫逊结908d和第三存储电感901c。第三接口912c相对于第三存储电感910c定位，以选择性地将通量Φxc与其通信地耦合。如先前所指出的，每个回路904可以包括至少在临界温度下超导的材料。
图12示出了根据至少一个所展示的实施方式的针对图11的四结双回路通量泵的编程/去编程模式的施加的通量波形1202至1206和最末端结908d的约瑟夫逊相位1208的曲线图1200a。
虽然用两个回路和三个约瑟夫逊结以及用三个回路和四个约瑟夫逊结进行了展示，但是本文的传授内容可延伸到甚至更多的回路和约瑟夫逊结。回路数量的增加可能会使通量被存储于泵中而无需施加偏置，并且激活几个时钟就足以将通量放入回路中。
避免电流选择线(例如，在至少一些现有实施方式中的POWER线)的优点之一是，这允许连续的DAC存储回路被电流地连接，而不必担心源极侧的其他电流连接，这进而可能导致其他不期望的电流返回路径。对于具有基于动态电感的存储元件(如具有约瑟夫逊DAC或大型λ薄膜TiN、NbN、NbTiN或粒状铝)的多级DAC而言，这可能特别有益。在这种情况下，可以通过在铰接式存储回路中使用共享电感来简化分频比的设计，而不是像在至少一些现有架构中那样将每个电感磁性地耦合到铰接式垫圈中。
在具有多个相位的情况下，例如图13所展示的，X-Y-Z寻址方案是可能的。图13示出了根据至少一个所展示的实施方式的经由多个地址线1352对对应的数模转换器(DAC)902a、902b、902c、902d、902e、902f、902g、902h(统称为902)进行寻址的八组四结三回路通量泵电路1100a、1100b、1100c、1100d、1100e、1100f、1100g、1100h(统称为1100)。
四结三回路通量泵电路1100可以例如与四结三回路通量泵电路1100(图11)相同。DAC 902可以例如与DAC 902(图11)相同。使用与图11和图14随附的讨论中使用的相同的附图标记来标识类似或甚至相同的结构。为了简明并且因此清晰起见，将不再重复对结构的描述，并且该描述将集中于用于对四结三回路通量泵电路组或阵列进行寻址的X-Y-Z寻址方案。
具体地，由(2+2+2)个时钟线操作用八个三相通量泵1100对八个DAC 902进行寻址。在这组设备中，特定的相位由N条线中的一条线操作(图13中由实线和虚线表示的两条)。为了使选择成为可能，每个相位的线完全指定了要寻址的DAC。在每个相位进行选择，在每种颜色的实线或虚线之间进行选择。
第一组控制线可以包括用于对多结SQUID通量泵电路的第一子集进行寻址的第一控制线子集，例如，第一列多结SQUID通量泵电路1100a-1100d，以及用于对多结SQUID通量泵电路的第二子集进行寻址的第二控制线子集，例如，第二列多结SQUID通量泵电路1100e-1100h。
例如，第一控制线子集可以包括：耦合到第一子集的每个多结SQUID通量泵电路1100a-1100d的第一回路的对应接口的第一控制线1352a；耦合到第一子集的每个多结SQUID通量泵电路1100a-1100d的第二回路的对应接口的第二控制线1352b；以及耦合到第一子集的多结SQUID通量泵电路1100a-1100d的第三回路的对应接口的第三控制线1352c。
例如，第二控制线子集可以包括：耦合到第二子集的每个多结SQUID通量泵电路1100e-1100h的第一回路的对应接口的第一控制线1352d；耦合到第二子集的每个多结SQUID通量泵电路1100e-1100g的第二回路的对应接口的第二控制线1352e；以及耦合到第三子集的多结SQUID通量泵电路1100e-1100h的第三回路的对应接口的第三控制线1352f。
第一组控制线1352a-1352f(统称为1352)可以包括数量Nctrl条控制线，其中Nctrl＝2×N，并且其中存在总数Nfp个多结SQUID通量泵，并且Nfp等于2(N+1))。
控制电路系统1360通信地耦合并且可操作以实施通量信号的多相射频(RF)计时，而无直流(DC)偏置到多结SQUID通量泵电路1100的回路。
通量信号的多相射频(RF)计时将通量依次通过第一多结SQUID通量泵的回路推入DAC 902。通量信号的多相射频(RF)计时将通量依次通过(多个)多结SQUID通量泵电路1100的回路推出DAC 902。通量信号的多相射频(RF)计时的相位的总数等于进入DAC 902的(多个)多结SQUID通量泵电路1100的回路总数N。
例如，控制电路系统1360可以经由第一数量N个接口依次将通量信号施加到(多个)多结SQUID通量泵电路1100的连续回路，其中施加到每个接口的对应通量信号相对于沿多结SQUID通量泵电路1100的线性连续的回路施加到紧接着的后续回路的对应通量信号提前π/2。
又例如，控制电路系统1360可以经由第一数量N个接口依次将通量信号施加到(多个)多结SQUID通量泵电路1100的连续回路，其中施加到每个接口的对应通量信号相对于沿(多个)多结SQUID通量泵电路1100的线性连续的回路施加到紧接着的后续回路的对应通量信号延迟π/2。
通常，在n相位时钟方案的情况下，不完整的模式(例如，在相位中的一个或多个相位上缺少时钟信号的模式)将干扰通过泵传输通量量子。至少对于一些参数值和一些时钟组合，这种干扰是不完整的，并且部分计时可以传输脉冲。然而，阻塞脉冲可以有利地用在其他静态线上，以影响例如正常的X-Y-Z选择行为。这示出于图14的曲线图1400中。
图14示出了根据至少一个所展示的实施方式的针对图11的四结双回路通量泵的编程/去编程模式的施加的通量波形和最末端结908d的约瑟夫逊相位的曲线图1400。
具体地，曲线图1400示出了三个时钟信号1402、1404和1406，以及通量泵中最后一个约瑟夫逊结908d的一个相位1408，证明了X-Y-Z选择能力。值得注意的是，最后一个序列在第三时钟相位上采用幅度相反的阻塞脉冲。
该序列示出了一次成功的DAC寻址(伴随着通量泵输出结的相位提前)以及三次不导致相位提前的部分(2/3)选择。第三部分选择是具有挑战性的情况，并且需要阻塞脉冲(幅度相反的时钟脉冲)来防止对DAC进行寻址。阻塞脉冲的要求并不限制X-Y-Z寻址方案，尽管其将在计算并行DAC加载方案时施加附加的约束。
图9至图14和随附的讨论清楚地表明，至少多结超导量子接口设备(SQUID)通量泵可以包括：数量N个回路，其中N是大于或等于二的整数，并且每个回路包括至少在临界温度下超导的材料，回路中的每一个具有由连续相邻回路共享的部分；数量M个约瑟夫逊结，其中M大于N，回路的由约瑟夫逊结中的至少一个间断的连续相邻回路共享的部分中的每一个、回路中的每一个具有对应的存储电感；以及相对于对应回路定位的第一数量N个接口，以选择性地将通量与其通信地耦合。多结SQUID通量泵的回路形成回路的线性阵列。数字N可以是整数，例如，从2到4(包括2和4)。数字M等于总和N+1。
DAC耦合到多结SQUID通量泵的最末端回路，该DAC包括材料回路和存储电感。DAC的回路包括由多结SQUID通量泵的最末端回路共享的部分。接口可以各自是定位成接近多结SQUID通量泵的对应回路的存储电感的对应电感接口。
图15示出了根据至少一个所展示的实施方式的操作多个多结超导量子接口设备(SQUID)通量泵的方法1500。
该方法开始于1502处，例如，在电源的应用、问题的提交、或由调用例程或程序调用时。
在1504处，控制器电路系统使通量信号经由对应的第一接口被施加到多结SQUID通量泵的第一回路。然后，在1506处，控制器电路系统经由对应的第二接口依次使通量信号被施加到多结SQUID通量泵的第二回路，其中施加到第二回路的通量信号与施加到第一回路的通量信号异相。
任选地，在通量泵包括第三回路的情况下，在1508处，控制器电路系统使通量信号经由对应的第三接口被依次施加到第一多结SQUID通量泵的至少第三回路。施加到第三回路的通量信号与施加到第二回路的通量信号异相。
任选地，在通量泵包括第四回路的情况下，在1510处，控制器电路系统使通量信号经由对应的第四接口被依次施加到第一多结SQUID通量泵的至少第四回路。施加到第四回路的通量信号与施加到第三回路的通量信号异相。
例如，控制器电路系统可以向对应的第一接口、第二接口和第三接口中的每一个施加对应的通量信号，该通量信号相对于沿多结SQUID通量泵的线性连续的回路施加到紧接着的后续回路的对应通量信号是π/2异相的。
将通量信号施加到多结SQUID通量泵的第一回路、第二回路以及任选地附加(例如，第三)回路可以包括施加通量信号，该通量信号通过多结SQUID通量泵的回路将通量依次推入数模转换器(DAC)。例如，控制器电路系统可以将通量信号施加到多结SQUID通量泵的第一回路、第二回路和第三回路，其中施加到对应的第一接口、第二接口和第三接口中的每一个的对应的通量信号相对于沿多结SQUID通量泵的线性连续的回路施加到紧接着的后续回路的对应通量信号提前π/2。
替代性地，将通量信号施加到多结SQUID通量泵的第一回路、第二回路以及任选地附加(例如，第三)回路可以包括施加通量信号，该通量信号通过多结SQUID通量泵的回路将通量依次推出数模转换器(DAC)。例如，控制器电路系统可以将通量信号施加到多结SQUID通量泵的第一回路、第二回路和第三回路，其中施加到对应的第一接口、第二接口和第三接口中的每一个的对应的通量信号相对于沿多结SQUID通量泵中线性连续的回路施加到紧接着的后续回路的对应通量信号延迟π/2。
将通量信号施加到第一多结SQUID通量泵的第一回路、第二回路和第三回路可以包括经由第一控制线、第二控制线和第三控制线施加第一符号和第一幅度的通量信号；以及经由第四控制线将第二符号和第一幅度的通量信号依次施加到第二多结SQUID通量泵的回路中的至少一个回路，同时将通量信号施加到第一多结SQUID通量泵的第一回路、第二回路和第三回路，其中第二符号与第一符号相反。
方法1500在1512处终止，例如直到再次被调用。
图16示出了根据至少一个所展示的实施例的操作多个多结超导量子接口设备(SQUID)通量泵的方法1600。
该方法开始于1602处，例如，在电源的应用、问题的提交、或由调用例程或程序调用时。
在1604处，控制器电路系统经由对应的第一接口同时使第一符号和第一幅度的通量信号施加到多结SQUID通量泵的第一回路；并且在1606处，经由对应的第二接口使第一符号和第一幅度的通量信号施加到多结SQUID通量泵的所有其他回路，其中施加到所有回路的通量信号彼此同相。
将第一符号和第一幅度的通量信号施加到所有其他回路可以包括经由对应的第一控制线、第二控制线和第三控制线将第一符号和第一幅度的通量信号施加到第一多结SQUID通量泵的第一回路、第二回路和至少第三回路。
方法1600在1608处终止，例如直到再次被调用。
实施对通量DAC的复位是具有挑战性的行为，因为一种简单的复位方案(如图16B的曲线图1600b所展示的)涉及同时激活所有时钟相位1610、1612和1614，并且同相激活以对DAC进行去编程(参见1616)。如图16B所展示的，初始时钟序列1618对DAC回路进行编程，并且第二后续序列1620将其卸载。与编程序列的交错脉冲相反，第二序列的本质区别在于脉冲同时出现。同时出现时，通量没有优选的方向，并且因此将卸载任一朝向的脉冲。因此，首先用所描述的时钟序列对DAC进行编程。然后通过同时运行时钟清空DAC。
适用于具有等效设计容量的DAC的替代性方案是尝试使DAC过度填充，使DAC达到容量，并且然后以已知数量对DAC进行去编程。即使在各种DAC的所设计的容量彼此不同的情况下，仍然可以应用这种方法，并且可能只是一些DAC的编程起点不是中等规模，但是可以是例如，+10Φ0。事实上，所有DAC均可以被填充到容量，并且然后不被去编程，以将被填充到容量作为起点。然而，这种方法不利地可能增加通量泵必须传输以实现给定的处理器状态的Φ0的总数。
使用容量作为参考点并不能避免DAC的容量正好位于两个电平之间的边界上的问题，并且因此，DAC在随后的复位中随机地结束于两种可能状态中的任一种。可以通过对标称复位时正好处于边缘的DAC执行定制的逐个DAC复位恢复来处理这种情况。在使用通量泵将DAC编程到容量(或一些其他复位方案)的情况下，可以通过在复位恢复序列中以定制水平操作单独通量泵，以类似方式进行处理。
将X-Y-Z寻址延伸到多核处理器
上文所讨论的X-Y-Z寻址方案可以延伸到处理器的情况，例如具有多核的量子处理器。具体地，串联添加两个或更多个处理器核允许使用一些相同的信号线(例如，用于驱动特定设备的IO线)。
信号线可以串联连接在样品架、载体PCB或多芯片模块上，而单独的核可以在组装前分别进行测试和校准。
这种多核处理器的示例实施方式可以具有N个核，其中每个核是量子位单元的布置。N可以是两个或更多个。量子位单元可以具有Q个量子位，例如八个量子位，并且核可以具有C个单元，例如24个单元。
在每单元8个量子位的实施方式中，每量子位有九个DAC，使得在单元中有5条触发线和15条地址线以及一条公共电源线。电源线选择图块阵列，并且地址线和触发线可以在不同的单元阵列之间共享。考虑到具有每核8个量子位的24个单元和N个核的实施方式，有9×8×(24×24)*N＝41,472N个待寻址的DAC。例如，在16核的情况下，有661,248个DAC。本文仅出于示例性目的讨论具有16个核的实施方式，并且本领域技术人员将理解，更少或更多数量的核也是可能的。
X-Y-Z寻址需要三倍于线的数量的立方根的上限，或者在上文的示例中是264个。为了使布局更规则，用户电源线可以选择每个处理器核上四分之一的单元，在上文的示例中是64条电源线，其中每条线选择6×24＝144个单元。为了对一组144个单元中的每个DAC进行寻址，需要有24×5＝120条触发线和6×15＝90条地址线。因此，对于上文的示例，所有DAC的X-Y-Z编程的总线数是64+120+80＝274。
在每单元24个量子位的包括12个水平量子位和12个竖直量子位的另一个实施方式中，每量子位可以有7个DAC，并且量子位所连接的每个耦合器均有1个DAC，使得在以图块布置的16个单位单元中，有29条地址线和32条电源线。在这种布置中，多达15个DAC可以控制每个量子位。电源线选择DAC的列，并且地址线可以在DAC的不同列与单位单元的不同阵列之间共享。考虑到每核24个量子位的16个单位单元和N个核的实施方式，有15×24×16*N＝5760N个待寻址的DAC。例如，在16核的情况下，有92,160个DAC。
在另一种方法中，电源线选择DAC的列，并且地址线可以在DAC的列与单位单元的不同阵列之间共享。DAC的列可以被定义为被图块化以形成DAC的网格或阵列的DAC的竖直段，使得在包括680个量子位的核中，有57条地址线和28条电源线。考虑到每核680个量子位和N个核的实施方式，有15×680*N＝10200N个待寻址的DAC。例如，在16核的情况下，有163,200个DAC。仅出于示例性目的给出具有16个核的实施方式，并且本领域技术人员将理解，更小或更大数量的核也是可能的。
编织的控制线
图17A示出了四组数模转换器(DAC)1700a、1700b、1700c、1700d(统称为1700)、多条信号线1702a-1702c(统称为1702，为了清楚起见，在图17A中仅显现出三条)，该多条信号线被布置成对DAC 1704(i,j)中的每一个(其中i是从1到n的整数，并且j是从1到n的整数，为了展示的清楚起见，在图17A中仅显现出六条，统称为1704)进行单独寻址。根据至少一个所展示的实施方式，控制电路系统1708被通信地耦合以使信号经由对应的信号线对1702和四条电源线中的一条电源线(未示出)被供应到DAC 1704中所选的DAC。
在所展示的实施方式中，每组DAC 1700a-1700d中的DAC 1704以对应的二维阵列布置，该二维阵列具有多个行(例如，跨图纸水平延伸)和多个列(例如，跨图纸竖直延伸)。每组或阵列的DAC 1700a-1700d经由四条信号线(未示出)中对应的一条信号线被控制或选择，为了方便参考起见，可以将这四条信号线命名为“电源线”。同样地，每组或阵列的DAC1700a-1700d均可以命名为电源域；电源域中的每个DAC由同一条电源线控制或选择。每组或阵列的DAC 1700a-1700d中的DAC 1704可以以六乘六(6×6)的四元组DAC 1710a、1710b(即，四个DAC)(仅显现两个，一个用于组或阵列1700a，并且一个用于组或阵列1700b，统称为1710)的网格或阵列布置或排列，总共三十六(36)个四元组DAC 1710，并且每电源域(例如，一组或阵列的DAC 1700a-1700d)总共一百四十四(144)个DAC 1704。虽然通常被展示为有序阵列，但是本文所描述的许多技术和结构可以用于无序阵列或一组DAC和/或其他设备。
除了“电源线”之外，还有与电源线组合的其他信号线1702，以对四个电源域1700a-1700d的一百四十四(144)个DAC 1704中的每一个进行唯一寻址。为了方便参考起见，可以将这些附加信号线1702命名为“控制线”。如下文所展示和描述的，这些控制线1702以编织模式或配置跨对应的组或阵列或电源域1700a-1700d布置，以使用总数相对较少的信号线1702对给定数量的DAC 1704进行寻址从而实现非常高效的寻址方案。例如，数量Nsignal条信号线1702能够对4(Nsignal-1)2个DAC 1704进行寻址，这些DAC通信地耦合到经由对应的信号线对1702和经由控制电路系统1708供应的一条电源线所承载的信号而被控制的对应的信号线对1702和一条电源线。因此，控制电路系统1708能够经由一对信号线1702和四条电源线中的一条电源线对每个DAC 1704进行唯一寻址。
数量Nsignal条信号线1702可以包括一组控制线1702和一组电源线(未示出)，并且每个三元组包括控制线1702中的两条和电源线中的一条的唯一组合。信号线1702和电源线均可以各自包括至少在临界温度下超导的材料。
如上所描述的，DAC 1704以多个二维阵列排列，二维阵列中的每一个包括对应的多个DAC 1704、多条信号线1702和信号线的第一子集，信号线的第一子集中的每条信号线通信地耦合到对应的二维阵列的DAC。信号线的第一子集中的每条信号线可以被命名为电源线，并且通信地耦合到对应的二维阵列或电源域1700a-1700d的所有DAC。每条信号线1702可以被命名为控制线1702，并且通信地耦合到二维阵列1700a-1700d中的两个或更多个二维阵列中的每一个上的DAC 1704的子集。例如，信号线的第二子集的每条信号线1702通信地耦合到所有的二维阵列1700a-1700d中的DAC的子集。
如所展示的，第一控制线被定位成在操作上接近第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC(例如，足够靠近传递通量)，以与第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。如所展示的，第二控制线被定位成在操作上接近第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC，以与第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。第一控制线和第二控制线可以被定位成在操作上接近不同的DAC，而没有公共的DAC。替代性地，第一控制线和第二控制线可以被定位成在操作上接近相同的DAC中的至少一个DAC，其中至少一个DAC是公共的。
图17B示出了四组数模转换器(DAC)1700a、1700b、1700c、1700d(统称为1700)和控制线1702，例如图17A的1702a、1702b和1702c(为了防止混乱，在图17B中未具体显现出)，并且示出了表示编织的控制线1702的方向的多条对角线。该方法可以有利地使用Nsignal条控制线来控制4(Nsignal-1)2个DAC。
关于控制线1702的编织，第一控制线被定位成沿第一二维DAC阵列1700a的第一对角线1770a接近每个DAC，以沿第一二维DAC阵列1700a的第一对角线1770a与对应的DAC通信地耦合。第一控制线还被定位成沿第二二维DAC阵列1702b的第一对角线1770b接近每个DAC，以沿第二二维DAC阵列1700b的第一对角线1770b与对应的DAC通信地耦合。同样地，第一控制线还可以被定位成沿第三二维阵列1700c的第一对角线1770c和第四二维DAC阵列1700d的第一对角线1770d接近每个DAC，以分别沿第三二维DAC阵列1700c和第四二维DAC阵列1700d的第一对角线1770c、1770d与对应的DAC通信地耦合。
在第一二维DAC阵列1700a的DAC以多行和多列布置的情况下，第一二维DAC阵列1700a的第一对角线1770a可以例如跨第一二维DAC阵列1700a的所有行和所有列延伸。在第二二维DAC阵列1700b的DAC以多行和多列排列的情况下，第二二维DAC阵列1700b的第一对角线1770b可以例如跨第二二维DAC阵列的所有行和所有列延伸。同样地，第三二维DAC阵列1700c和第四二维DAC阵列1700d的对应的第一对角线1770c、1770d可以例如分别跨第三二维DAC阵列1700c和第四二维DAC阵列1700d的所有行和所有列延伸。
在一些实施方式中，第二二维阵列1702b的第一对角线1770b垂直于第一二维阵列1700a的第一对角线1770a，并且第三二维阵列1700c的第一对角线1770c垂直于第二二维阵列1700b的第一对角线1770b。在一些实施方式中，第四二维阵列1700d的第一对角线1770d垂直于第一二维阵列1700a的第一对角线1770a，并且第四二维阵列1700d的第一对角线1770d垂直于第三二维阵列1700c的第一对角线1770c。
具体地，第一控制线可以遵循沿第一二维DAC阵列1700a的第一对角线1770a的曲折路径。第一控制线可以遵循沿第二二维DAC阵列1700b的第一对角线1770b的曲折路径。第一控制线可以遵循沿第三二维DAC阵列1700c的第一对角线1770c的曲折路径。第一控制线可以遵循沿第四二维DAC阵列1700d的第一对角线1770d的曲折路径。同样地，附加控制线可以遵循沿第一、第二或其他二维DAC阵列1700a-1700d的对应对角线的曲折路径。
关于控制线的编织，第二控制线被定位成沿第一二维DAC阵列的第二对角线1772a接近每个DAC，以沿第一二维DAC阵列1700a的第二对角线1772a与对应的DAC通信地耦合。第二控制线还被定位成沿第二二维DAC阵列1700b的第二对角线1772b接近每个DAC，以沿第二二维DAC阵列1700b的第二对角线1772b与对应的DAC通信地耦合。同样地，第二控制线还可以被定位成沿第三二维DAC阵列1700c和第四二维DAC阵列1700d的第二对角线1772c、1772d接近每个DAC，以沿第三二维DAC阵列1700c和第四二维DAC阵列1700d的第二对角线1772c、1772d与对应的DAC通信地耦合。
在第一二维DAC阵列的DAC以多行和多列排列的情况下，第一二维DAC阵列1700a的第二对角线1772a可以例如跨第一二维DAC阵列1700a的所有行和所有列延伸。替代性地，第一二维DAC阵列1700a的第二对角线1772a可以例如跨第一二维DAC阵列1700a的行的子集(即，少于全部)和/或列的子集(即，少于全部)延伸。因此，任何给定的控制线可以沿第一对角线部分地跨二维DAC阵列1700a-1700d延伸，然后切换方向并且沿第二对角线跨二维DAC阵列1700a-1700d的剩余部分延伸。第二对角线可以从第一对角线以非零角度延伸，例如以直角或90°延伸。在一些实施方式中，例如在使用足够大的DAC阵列的情况下，给定的控制线可以沿一条、两条、三条或甚至更多条对角线延伸，其中每条连续的对角线相对于前一条对角线和后一条对角线以非零角度延伸。连续的角度可以全部相同，或者一个或多个角度可以在幅度和/或方向上彼此不同。例如，非零角度可以例如包括90°、60°、45°或30°角度。同样例如，角度方向可以是相对于前一条对角线或后一条对角线的顺时针方向或逆时针方向。因此，控制线中的一些控制线可以采取扭曲的、之字形的路径穿过一个或多个DAC组或阵列1700a-1700d。
关于控制线的编织，第三控制线被定位成沿第一二维DAC阵列1800a的第三对角线1774a和第四对角线1776a接近每个DAC，以沿第一二维DAC阵列1700a的第三对角线1774a和第四对角线1776a与对应的DAC通信地耦合。第四对角线相对于第三对角线以非零角度(例如，垂直、直角、90°)延伸。例如，在第一二维DAC阵列1700a中的DAC以多行和多列排列的情况下，第一二维DAC阵列1700a的第三对角线1774a可以跨第一二维DAC阵列1700a的第一数量的行和第一数量的列延伸，并且第一二维DAC阵列1700a的第四对角线1776a可以跨第一二维DAC阵列1700a的第二数量的行和第二数量的列延伸。在一些实施方式中，第一数量的行和第二数量的行的组合包括第一二维DAC阵列1700a的所有行，并且第一数量的列和第二数量的列的组合包括第一二维DAC阵列1700a的所有列。
第三控制线还可以被定位成沿第二二维DAC阵列1700b的第三对角线(未示出)和第四对角线(未示出)接近每个DAC，以沿第二二维DAC阵列的第三对角线和第四对角线与对应的DAC通信地耦合，其中第二二维DAC阵列的第四对角线以非零角度(例如，垂直、直角)延伸到第二二维DAC阵列的第三对角线。第三控制线可以进一步被定位成沿第三维DAC阵列1700c的第三对角线和第四对角线接近每个DAC，以沿第三二维DAC阵列1700c的第三对角线和第四对角线与对应的DAC通信地耦合，再次，其中第三二维DAC阵列1700c的第四对角线相对于第三二维DAC阵列1700c的第三对角线以非零角度延伸。第三控制线甚至可以进一步被定位成沿第四维DAC阵列1700d的第三对角线和第四对角线接近每个DAC，以沿第四二维DAC阵列1700d的第三对角线和第四对角线与对应的DAC通信地耦合，再次，其中第四二维DAC阵列的第四对角线以非零角度延伸到第四二维DAC阵列1700d的第三对角线。
当每列有偶数或奇数个DAC时，在此想法的实施方式中存在很小的差异。图18示出了成对编织交叉的可重复图块，该图块扩展到任意多数量条线。
图18A示出了两个数模转换器(DAC)阵列1800a、1800b(统称且单独称为1800)、多条信号线1802a-1802c(统称且单独称为1802，为了清楚起见，在图18A中仅显现出三个)，该多条信号线被布置成对DAC 1804(i,j)(为了展示的清楚起见，在图18A中仅显现出三个，统称且单独称为1804)中的每一个进行单独寻址。根据至少一个所展示的实施方式，控制电路系统被通信地耦合以使信号经由对应的控制线对1802和至少第一电源线1806a和第二电源线1806b被供应到DAC 1804中所选的DAC。
在所展示的实施方式中，每个DAC阵列1800中的DAC 1804以多个对应的子阵列1810a、1810b(统称且单独称为1810，为了清楚起见，在图18A中仅显现出两个)布置，其中每个子阵列1810具有多个行(例如，跨图纸水平延伸)和两列(例如，在图纸中竖直向上和向下延伸)。可以经由至少两条电源线1806a、1806b中的一条电源线来控制或选择每个DAC阵列1800中的DAC和每个DAC子阵列1810中的DAC。至少两条电源线1806中的一条电源线可以控制或选择阵列的多个不相邻列中的每个DAC。例如，可以由至少两条电源线1806中的一条电源线控制或选择子阵列的列中的每个DAC。至少有一列插入在不相邻列之间。
在一种方法中，电源线可以被配置(例如，布局、定位)成控制或选择第一阵列1800a中不同于第二阵列1800b中的DAC 1804的DAC 1804。例如，在第一阵列1800a中，子阵列1810的第一列中的每个DAC可以由第一电源线1806a控制或选择，并且子阵列1810的第二列中的每个DAC可以由第二电源线1806b控制或选择。在第二阵列1800b中，子阵列1810的第一列中的每个DAC可以由第二电源线1806b控制或选择，并且子阵列1810的第二列中的每个DAC可以由第一电源线1806a控制或选择。在其他实施方式中，电源线可以被配置(例如，布局、定位)成控制或选择第一阵列1800a中类似于第二阵列1800b中的DAC 1804的DAC 1804。例如，在第一阵列1800a和第二阵列1800b中，子阵列1810的第一列中的每个DAC可以由第一电源线1806a控制，并且子阵列1810的第二列中的每个DAC可以由第二电源线1806b控制。虽然使用了两条电源线1806进行展示，但是本申请中所描述的技术和结构可以与多于两条电源线1806和子阵列1810中多于两列一起使用。
四元组DAC(即，四个DAC)的三乘三(3×3)网格或阵列中的每个阵列的DAC 1804的布置仅是示例性的。例如，对于阵列1800中的总共一百四十四(144)个DAC，每个阵列1800的DAC 1804可以以四元组DAC 1804的六乘六(6×6)网格或阵列布置。在四元组DAC 1804的六乘六阵列中，每个阵列1800可以包括六个子阵列1810，其中每个子阵列1810可以包括十二行和两列的DAC 1804。虽然在图18A中描绘了两个阵列1800，但是本领域技术人员将认识到，任何数量的阵列均可以在处理器或核中实施。例如，可以将具有144个DAC的十六(16)个阵列以四乘四网格布置在处理器或核中，总共2304个DAC。虽然通常被展示为有序阵列，但是本申请中所描述的许多技术和结构可以用于无序阵列或一组DAC和/或其他设备。
控制线1802a-1802c(统称且单独称为1802，为了清楚起见，在图18A中仅显现出三条)与电源线1806a和1806b(统称且单独称为1806)组合对每个阵列1800中的DAC 1804中的每一个进行唯一寻址。如所展示的，控制线1802以编织的配置布置在阵列1800内。控制线1802的编织的配置是这样一种配置，其中控制线1802彼此缠绕或以某种模式交织(例如以重复模式交织)，该模式可操作以通信地耦合阵列1800中的DAC 1804中的两个或更多个。
在阵列的边界处，第一阵列1800a的控制线可以以如图18A所展示的直通布置与第二阵列1800b中的控制线1802电耦合。直通布置可以适合于连接不在处理器或核的边缘或边界处的阵列1800。参见例如控制线1802a-1802c，其中每条控制线将第一阵列1800a中的控制线电耦合到第二阵列1800b中的控制线。
替代性地，在阵列(如第一阵列1800a和第二阵列1800b)的边界处，第一阵列1800a的控制线1802可以被布置成以编织的边界布置(例如以图18B中所展示的布置)在第一阵列1800a内继续或馈送回第一阵列中。编织的边界布置(如图18B中所展示的示例)将离开第一阵列的控制线1802馈送回第一阵列中，从而将离开的控制线1802电耦合到第一阵列1800a中的另一条控制线1802。编织的边界布置适合于没有电耦合到另一个阵列1800b的阵列1800的边缘，如处理器或核的边缘或边界处。经电耦合的控制线1802可以通过电流连接或电感耦合进行耦合。
多条控制线1802和电源线1806使用总数相对较少的信号线对给定数量的DAC1804进行寻址从而实现高效的寻址方案。在所展示的示例中，数量n条控制线1802和数量P条电源线1806能够对P(n-1)2个DAC 1804进行寻址。每个DAC可以通信地耦合到对应的一对控制线1802和一条电源线1806。每个DAC可以通过经由控制电路系统供应的信号来控制，并且由该对应的一对控制线1802和电源线1806承载。控制电路系统可以经由一对控制线1802和至少两条电源线1806中的一条电源线来对每个DAC 1804进行唯一寻址。也就是说，控制DAC 1804的每个三元组信号线包括两条控制线1802和电源线1806中的一条电源线的唯一组合。
DAC 1804以多个二维阵列(在图18A中示出了两个阵列1800a和1800b)布置，其中每个阵列包括以多个子阵列1810布置的对应的多个DAC 1804。多条控制线1802中的每条控制线通信地耦合到对应的二维阵列(例如，阵列1800a和1800b中的一个阵列)的DAC 1804。多条电源线1806中的每条电源线通信地耦合到对应子阵列的一列DAC。也就是说，每条电源线1806通信地耦合到对应的二维阵列1800的总列数的一半的DAC，其中电源通信地耦合到的列是不相邻的。至少有一列插入在不相邻的列之间。每条控制线可以通信地耦合到两个或更多个二维阵列1800中的每一个的DAC 1804的子集。
如图18A所展示的，图18A中的第一控制线1802a和第二控制线1802b像图17A中所描绘的第一控制线和第二控制线那样被定位成可操作地接近至少一个DAC。
在图18A和图18B中，第一电源线1806a被耦合以选择性地向第一二维DAC阵列1800a的至少两个不相邻列的DAC提供电流。第一电源线1806a被进一步耦合以选择性地向第二二维DAC阵列1800b的至少两个不相邻列的DAC提供电流。
第二电源线1806b被耦合以选择性地向第一二维DAC阵列1800a的未耦合到第一电源线1806a的至少两个不相邻列的DAC提供电流。第二电源线1806b被进一步耦合以选择性地向第二二维DAC阵列1800b的未耦合到第一电源线1806a的至少两个不相邻列的DAC提供电流。
如果每个部件的接口(例如，电感接口)可以经由通量通信地耦合，则控制线1802被定位成接近或可操作地接近DAC 1804，从而将信号从控制线1802传递到对应的DAC1804。应注意，术语“接近”和“可操作地接近”贯穿本说明书和权利要求可互换地使用，以指示控制线被定位成靠近DAC，使得两个部件通信地耦合，并且控制线可以经由通量将信号传递到DAC。
图18C示出了图18A的两个数模转换器(DAC)阵列1800a和1800b(统称且单独称为1800)和控制线1802a-1802c(统称且单独称为1802，并且为了清楚起见，在图18C中没有具体地显现出)，并且示出了表示编织的控制线1802的方向的多条对角线。这种方法可以有利地控制P(n-1)2个DAC，其中n是控制线1802的数量，并且P是电源线1806的数量，或者在电源域的数量是4并且信号线的数量等于控制线的数量的特殊情况下，控制4(N-1)2个DAC。
如图18A所展示的，在阵列的边界处，第一阵列1800a的控制线1802可以与第二阵列1800a的控制线1802电耦合，例如以直通配置或另一种合适的配置。在图18A所展示的配置中，图18A所描绘的第一阵列1800a和第二阵列1800b的控制线1802被定位成类同于图17B所描绘的第一阵列1700a和第四阵列1700d的控制线1702。一起参考图18A和图18C，第一控制线1802a被定位成沿第一二维阵列1800a的第一对角线1880a接近每个DAC，以沿第一二维阵列1800a的第一对角线1880a与对应的DAC通信地耦合。第一控制线1802a还被定位成沿第二二维阵列1800b的第一对角线1880b接近每个DAC，以沿第二二维DAC阵列1800b的第一对角线1880b与对应的DAC通信地耦合。
被定位成沿对角线接近DAC的控制线遵循对角线的方向上的曲折路径。例如，第一对角线1880从第一二维阵列1800a的右上方向下到达左侧进行指向。图18C中被圈起来的DAC 1804(2,4)、1804(1,4)、1804(1,5)(统称且单独称为1804，为了清楚起见，在图18C中仅显现出三个)沿第一二维阵列1800a的第一对角线1880a定位，并且第一控制线1802a被定位成接近被圈起来的DAC中的每一个。任何控制线1802遵循的曲折路径可以是弯曲或之字形、锯齿状的路径，该路径使控制线靠近或接近多个DAC 1804，以通过例如电感接口将控制线通信地耦合到接近的DAC中的每一个。每条编织的控制线1802的曲折路径遵循对应的对角线的大致方向。
在第一二维DAC阵列1800a的DAC以多行和多列布置的情况下，第一二维DAC阵列1800a的第一对角线1880a可以例如跨第一二维DAC阵列1800a的所有行和所有列延伸。在第二二维DAC阵列1800b的DAC以多行和多列排列的情况下，第二二维DAC阵列1800b的第一对角线1880b可以例如跨第二二维DAC阵列1800b的所有行和所有列延伸。在一些实施方式中，第二二维阵列1800b的第一对角线1880b垂直于第一二维阵列1800a的第一对角线1880a。在一些实施方式中，第一二维阵列和第二二维阵列的第一对角线中的至少一条对角线跨对应的二维阵列1800的行和列的子集延伸。
在图18A所展示的配置中，第一控制线1802a可以遵循沿第一二维DAC阵列1800a的第一对角线1880a的曲折路径。第一控制线1802a还可以遵循沿第二二维DAC阵列1800b的第一对角线1880b的曲折路径。
第二控制线1802b被定位成沿第一二维DAC阵列1800a的第三对角线1884a接近每个DAC，以沿第一二维DAC阵列1800a的第三对角线1884a与对应的DAC通信地耦合。第二控制线1802b还被定位成沿第二二维DAC阵列1800b的第二对角线1882b接近每个DAC，以沿第二二维DAC阵列1800b的第二对角线1882b与对应的DAC通信地耦合。
第三控制线1802c被定位成沿第一二维DAC阵列1800a的第二对角线1882a接近每个DAC，以沿第一二维DAC阵列1800a的第二对角线1882a与对应的DAC通信地耦合。第三控制线1802c还被定位成沿第二二维DAC阵列1800b的第三对角线1884b接近每个DAC，以沿第二二维DAC阵列1800b的第三对角线1884b与对应的DAC通信地耦合。
第一二维阵列1800a的第二对角线1882a、第三对角线1884a和第四对角线1886a可以例如跨第一阵列的所有行和所有列延伸。替代性地，第一二维阵列1800a的第二对角线1882a、第三对角线1884a和第四对角线1886a可以跨第一阵列的行的子集和/或列的子集延伸。同样地，第二二维阵列1800b的第二对角线1882b和第三对角线1884b可以例如跨第二阵列1800b的所有行和所有列延伸。替代性地，第二二维阵列1800b的第二对角线1882b和第三对角线1884b可以跨第二阵列1800b的行的子集和/或列的子集延伸。
如图18B所展示的，在阵列的边界处，第一阵列1800a的控制线1802可以被布置成以编织的边界配置在第一阵列1800a内继续。在编织的边界方法中，图18B所描绘的第一阵列1800a和第二阵列1800b的控制线1802被定位成类同于图17B所描绘的第一阵列1700a和第二阵列1700b的控制线1702。一起参考图18B和图18C，第一控制线1802a被定位成沿第一二维阵列1800a的第一对角线1880a接近每个DAC，以沿第一二维阵列1800a的第一对角线1880a与对应的DAC通信地耦合。第一控制线1802a还被定位成沿第一二维阵列1800a的第二对角线1882a接近每个DAC，以沿第一二维DAC阵列1800a的第二对角线1882a与对应的DAC通信地耦合。如果每个部件的接口(例如，电感接口)可以经由通量通信地耦合，则控制线接近DAC，从而将信号从控制线传递到对应的DAC。
在图18B所展示的编织的边界方法中，第一控制线1802a可以遵循沿第一二维DAC阵列1800a的第一对角线1880a的曲折路径。第一控制线1802a还可以遵循沿第一二维DAC阵列1800a的第二对角线1882a的曲折路径。第二控制线1802b被定位成沿第一二维DAC阵列1800a的第三对角线1884a接近每个DAC，以沿第一二维DAC阵列1800a的第三对角线1884a与对应的DAC通信地耦合。第二控制线1802b还被定位成沿第一二维DAC阵列1800a的第四对角线1886a接近每个DAC，以沿第一二维DAC阵列1800a的第四对角线1886a与对应的DAC通信地耦合。第三控制线1802c被定位成沿第一二维DAC阵列1800a的第二对角线1882a接近每个DAC，以沿第一二维DAC阵列1800a的第二对角线1882a与对应的DAC通信地耦合。第三控制线1802c还被定位成沿第一二维DAC阵列1800a的第一对角线1880a接近每个DAC，以沿第一二维DAC阵列1800a的第一对角线1880a与对应的DAC通信地耦合。
在图18A所展示的配置或图18B所展示的配置中，附加控制线1802可以遵循沿第一二维阵列1800a或第二二维阵列1800b的对应对角线的曲折路径。所展示的实施方式中的控制线1802的编织类同于图17A和图17B中所展示的控制线的编织。例如，图18A的第一控制线1802a和第三控制线1802c以类似于图17A和图17B的第一二维阵列中的第一控制线和第二控制线的模式进行交织。类似地，图18A的第二控制线1802b以类似于图17A和图17B的第二二维阵列中的第二控制线的模式与两条控制线(在图18A中未显现出)进行交织。图18A、图18B和图18C的电源线1806与图17A和图17B的电源线的不同之处在于，每条电源线1806被耦合以选择性地向对应的DAC列而不是DAC阵列提供电流。在图18A和图18B所展示的配置中，被示出为在左侧和右侧(相对于图纸)的侧边界处不电耦合的控制线1802可以通过图18A的直通布置电耦合到附加阵列，或者可以通过图18B的编织的边界布置被布置成继续或馈送回对应的阵列中。
图19示出了成对编织交叉的阵列，其可以重复图块化并且扩展以形成更大尺寸的阵列。
图19示出了根据至少一个所展示的实施方式的DAC阵列1900和三条控制线1902a、1902b、1902c。DAC阵列1900、三条控制线1902a、1902b、1902c(统称为1902)可以与图17A、图17B、图18A、图18B和图18C的相应的结构类似或甚至相同。图19更好地展示了控制线1902的物理布置，以对阵列1900中的DAC中的每一个进行单独寻址。
阵列1900包括第一DAC 1904a,a、第二DAC 1904a,b、第三DAC 1904b,b和第四DAC1904b,a。DAC中的每一个包括材料回路、间断材料回路的一对约瑟夫逊结和一对接口(例如，电感接口)。
第一控制线1902a可操作地接近阵列1900的第一DAC 1904a,a、第四DAC 1904b,a、第三DAC 1904b,b和第二DAC 1904a,b穿过。第一控制线1902a包括可操作地接近第一DAC1904a,a、第四DAC 1904b,a、第三DAC 1904b,b和第二DAC 1904a,b的互补接口的接口(例如，电感接口)以在其间提供信号(例如，通量)。
第二控制线1902b可操作地接近阵列1900的第四DAC 1904b,a和第一DAC 1904a,a穿过。第二控制线1902b包括可操作地接近第四DAC1904b,a和第一DAC 1904a,a的互补接口的接口(例如，电感接口)以在其间提供信号(例如，通量)。
第三控制线1902c可操作地接近阵列1900的第三DAC 1904b,b和第二DAC 1904a,b穿过。第三控制线1902c包括可操作地接近第三DAC 1904b,b和第二DAC 1904a,b的互补接口的接口(例如，电感接口)以在其间提供信号(例如，通量)。
图19的阵列1900是基本单位图块，并且示出了作为四元组DAC的阵列的最简单的示例实施方式。阵列1900形成包括以两行和两列布置的多个DAC的四元组。阵列1900的第一列可以包括第一DAC 1904a,a和第四DAC 1904b,a。阵列1900的第二列可以包括第二DAC1904a,b和第三DAC 1904b,b。可以经由一条电源线(未示出)和两条控制线1902的唯一组合来控制阵列1900的每个DAC 1904。多条电源线(未示出)中的至少一条可以被耦合以选择性地向阵列1900的第一列和第二列的每个DAC提供电流。可以从以下组中选择与阵列1900的每个DAC 1904通信地耦合的两条控制线1902：第一控制线1902a、第二控制线1902b或第三控制线1902c。在所展示的实施方式中，第一控制线1902a被定位成可操作地接近第一列和第二列的每个DAC 1904，以与第一列和第二列的对应的DAC通信地耦合。例如，第一控制线1902a被定位成可操作地接近第一DAC 1904a,a、第四DAC 1904b,a、第三DAC 1904b,b和第二DAC 1904a,b。第二控制线1902b被定位成可操作地接近第一列的每个DAC，例如第一DAC1904a,a和第四DAC 1904b,a，以与第一列的对应的DAC通信地耦合。第三控制线1902c被定位成可操作地接近第二列的每个DAC，例如第一DAC 1904a,b和第四DAC 1904b,a，以与第二列的对应的DAC通信地耦合。
在其他实施方式中，可以以重复模式单独地将基本单位图块或图19所展示的最简单的实施方式的第一列和第二列图块化，以包括附加列和附加电源线。类同于阵列的第一列的第一附加列的DAC(即，包括与图19的第一DAC 1904a,a和第四DAC 1904b,a类似的或以与第一DAC和第四DAC类似的布置定位的DAC)插入在第二列与类同于阵列的第一列的列的子集之间。类同于阵列的第二列的第二附加列的DAC(即，包括与图19的第二DAC 1904a,b和第三DAC 1904b,b类似的或以与第二DAC和第三DAC类似的布置定位的DAC)与类同于阵列的第二列的列的子集相邻。附加电源线被耦合以选择性地向该第一附加列和该第二附加列的每个DAC提供电流。可以将所展示的实施方式扩展为包括任何数量(整数)的第一附加列、第二附加列以及相应数量的附加电源线。第一控制线被定位成可操作地接近阵列的每一列的每个DAC，以与阵列的每一列的对应的DAC通信地耦合。第二控制线被定位成可操作地接近类同于阵列的第一列和第一附加列的列的子集的每个DAC，以与类同于阵列的第一列和第一附加列的列的子集的对应的DAC通信地耦合。第三控制线被定位成可操作地接近类同于阵列的第二列和第二附加列的列的子集的每个DAC，以与类同于阵列的第二列和第二附加列的列的子集的对应的DAC通信地耦合。
图块化图19的阵列的第一列和第二列的一个示例实施方式包括第三列和第四列的DAC。第三列的DAC类同于第一列。第三列的DAC可以包括与阵列的第一列的第一DAC1904a,a和第四DAC 1904b,a类似的DAC。阵列还可以包括类同于第二列的第四列的DAC。第四列的DAC可以包括与阵列的第二列的第二DAC 1904a,b和第三DAC 1904b,b类似的DAC。第三列插入在第一列与第二列之间。第四列与第二列相邻。应注意，第一列、第二列、第三列和第四列的顺序不是依次从阵列的左侧到右侧。从阵列的左侧开始到右侧的列的顺序为：第一列、第三列、第二列和第四列。第一电源线可以被耦合以选择性地向阵列的第一列和第二列的每个DAC提供电流，其中第二列插入在第三列与第四列之间。第二电源线可以被耦合以选择性地向阵列的第三列和第四列的每个DAC提供电流，其中第三列插入在第一列与第二列之间。因此，每条电源线可以被耦合以选择性地向阵列的交替列中的每个DAC提供电流。第一控制线被定位成可操作地接近阵列的第一列、第二列、第三列和第四列的每个DAC，以与阵列的第一列、第二列、第三列和第四列的对应的DAC通信地耦合。第二控制线被定位成可操作地接近阵列的第一列和第三列的每个DAC，以与阵列的第一列和第三列的对应的DAC通信地耦合。第三控制线被定位成可操作地接近阵列的第二列和第四列的每个DAC，以与阵列的第二列和第四列的对应的DAC通信地耦合。
在图20所展示的示例实施方式中，阵列2000包括六列2006a-2006f的DAC 2004，这些DAC通过对图19的第一列2006a和第二列2006b进行图块化而形成。应注意，六列的顺序不是依次从阵列2000的左侧到右侧(相对于图纸)。从阵列2000的左侧开始到右侧的列的顺序为：第一列2006a、第三列2006c、第五列2000e、第二列2006b、第四列2006d和第六列2006f。第五列2006e和第三列2006c类同于阵列2000的第一列2006a，并且可以包括与图19的第一DAC 1904a,a和第四DAC 1904b,a类似的DAC。第五列2006e插入在阵列2000的第三列2006c与第二列2006b之间。第一列、第三列和第五列形成类同于阵列2000的第一列2006a的列的子集。第六列2006f和第四列2006d类同于阵列2000的第二列2006b，并且可以包括与图19的第二DAC 1904a,b和第三DAC 1904b,b类似的DAC。第六列2006f与第四列2006d相邻。第二列、第四列和第六列形成类同于阵列2000的第二列2006b的列的子集。在图21的实施方式中，阵列2000可以包括第一电源线、第二电源线和第三电源线(未示出)。第一电源线被耦合以选择性地向第一列2006a和第二列2006b的每个DAC提供电流。第二电源线被耦合以选择性地向第三列2006c和第四列2006d的每个DAC提供电流。第三电源线被耦合以选择性地向第五列2006e和第六列2006f的每个DAC提供电流。因此，每条电源线向类同于第一列2006a的列的子集中的一列和类同于第二列2006b的列的子集中的另一列供应电流。
第一控制线2002a被定位成可操作地接近阵列2000的第一列、第二列、第三列、第四列、第五列和第六列2006a-2006f的每个DAC，以与阵列2000的第一列、第二列、第三列、第四列、第五列和第六列2006a-2006f的对应的DAC通信地耦合。第二控制线2002b被定位成可操作地接近阵列的第一列2006a、第三列2006c和第五列2006e的每个DAC，以与阵列的第一列2006a、第三列2006c和第五列2006e的对应的DAC通信地耦合。第三控制线2002c被定位成可操作地接近阵列的第二列2006b、第四列2006d和第六列2006f的每个DAC，以与阵列的第二列2006b、第四列2006d和第六列2006f的对应的DAC通信地耦合。
图21示出了类同于图20的阵列的六个数模转换器(DAC)阵列2100a、2100b、2100c(为了清楚起见，图21中仅显现出三个，统称且单独称为2100)。图21还示出了多条控制线2102a-2102c(为了清楚起见，图21中仅显现出三条，统称为2102)，这些控制线被布置成对DAC 2104i,j(其中i是从1到n的整数，并且j是从1到n的整数，为了清楚起见，图21中仅显现出三个，统称为2104)中的每一个进行寻址。根据至少一个所展示的实施方式，控制电路系统被通信地耦合以使信号经由对应的控制线对2102和至少三条电源线2106a-2106c(统称为2106)中的一条电源线被供应到DAC 2104中所选的DAC。
在所展示的实施方式中，类同于图20的阵列，每个DAC 2104阵列2100中的DAC2104以六列布置。应注意，对于每个阵列2100，六列的顺序不是依次从阵列的左侧到右侧(相对于图纸)。从每个阵列的左侧开始到右侧的列的顺序为：第一列、第三列、第五列、第二列、第四列和第六列。每个阵列包括类同于图19的第一列的列的子集，该子集包括与图19的第一DAC 1904a,a和第四DAC 1904b,a类似的DAC 2104。类同于第一列的列的子集包括：第一列、第三列和第五列(即，第三列被插入并且与第一列和第五列相邻)。每个阵列还包括类同于图19的第二列的列的子集，该子集包括与图19的第二DAC 1904a,b和第三DAC 1904b,b类似的DAC 2104。类同于第二列的列的子集包括：第二列、第四列和第六列(即，第四列被插入并且与第二列和第六列相邻)。每个DAC阵列2100由三条电源线2106控制或选择。每条电源线选择性地向每个阵列2100中对应的一对列提供电流。例如，第一电源线2106a选择性地向每个阵列2100的第一列和第二列提供电流，第二电源线2106b选择性地向每个阵列2100的第三列和第四列提供电流，并且第三电源线2106c选择性地向每个阵列2100的第五列和第六列提供电流。
控制线2102与电源线组合使用，以对每个阵列2100中的每个DAC进行唯一寻址。如所展示的，这些控制线跨对应阵列中的每一个进行交织，以实现高效的寻址方案，其中经由对应的一对控制线2102和电源线2106承载的信号来控制每个DAC。例如，数量n条控制线2102和数量P条电源线2106能够对约n(n-1)P个DAC 2104进行寻址。虽然所展示的实施方式中的每个阵列可以包括数量2P个DAC，但是阵列中的行数可以更高，并且因此阵列可以包括例如数量3P或4P个DAC。
如图21所展示的，DAC以六个阵列2100布置，每个阵列包括对应的多个DAC 2104、多条控制线2102和多条电源线2106。第一阵列2100a可以包括第一控制线2102a，该第一控制线被定位成可操作地接近第一阵列2100a的每一列的每个DAC，以与第一阵列2100a的每一列的对应的DAC通信地耦合。第一阵列1200a可以包括第二控制线2102b，该第二控制线被定位成可操作地接近第一列、第三列和第五列的每个DAC。第一阵列2100a还可以包括第三控制线2102c，该第三控制线被定位成可操作地接近第二列、第四列和第六列的每个DAC。
在一个实施方式中，第二控制线2102b被进一步定位成可操作地接近第二阵列2100b的第二列、第四列和第六列的每个DAC，以与第二阵列2100b的第二列、第四列和第六列的对应的DAC通信地耦合。类同于第一阵列2100a的第一控制线2102a的第四控制线(未显现出)被定位成可操作地接近第二阵列2100b的每一列的每个DAC，以与第二阵列2100b的每一列的对应的DAC通信地耦合。第四控制线可以电耦合到类同于第一阵列2100a的第三阵列的第一控制线2102a。类同于第一阵列2100a的第二控制线2102b的第五控制线(未显现出)被定位成可操作地接近第二阵列2100b的第一列、第三列和第五列的每个DAC，以与第二阵列2100b的第一列、第三列和第五列的对应的DAC通信地耦合。第五控制线可以电耦合到类同于第一阵列2100a的第三阵列的第三控制线。
在另一个实施方式中，第一控制线2102a被进一步定位成可操作地接近第三阵列2100c的每一列的每个DAC，以与第三阵列2100c的每一列的对应的DAC通信地耦合。类同于第一阵列2100a的第二控制线的第四控制线(未显现出)被定位成可操作地接近第三阵列2100c的第一列、第三列和第五列的每个DAC，以与第三阵列2100c的第一列、第三列和第五列的对应的DAC通信地耦合。第四控制线可以电耦合到类同于第一阵列2100a的第四阵列的第三控制线。类同于第一阵列2100a的第三控制线的第五控制线(未显现出)被定位成可操作地接近第三阵列2100c的第二列、第四列和第六列的每个DAC，以与第三阵列2100c的第二列、第四列和第六列的对应的DAC通信地耦合。第五控制线可以电耦合到类同于第一阵列2100a的第四阵列的第二控制线。
贯穿本说明书和所附权利要求，引用了可以可互换使用的两个术语“二维阵列”和“阵列”。通常，优选的是，以上实施方式中的阵列是二维的，并且可以在超导集成电路制造工艺中容易地制造相关部件(例如，控制线、DAC、约瑟夫逊结)。一些实施方式是示意图，并且因此阵列中表示的线配置在外观上可能与处理器或核上实施的实际布局不同。虽然以上实施方式通常被展示为有序阵列，但是本文所描述的许多技术和结构可以用于无序阵列或一组DAC和/或其他设备。
以上描述的(多种)方法、(多个)过程、或(多种)技术可以通过存储在一个或多个非暂态处理器可读介质上的一系列处理器可读指令来实施。以上描述的(多种)方法、(多个)过程、或(多种)技术方法的一些示例部分地是由专用设备比如绝热量子计算机或量子退火器、或对绝热量子计算机或量子退火器进行编程或以其他方式控制其操作的系统(例如包括至少一个数字处理器的计算机)来执行。以上描述的(多种)方法、(多个)过程、或(多种)技术可以包括各种动作，但本领域技术人员应了解的是，在替代性示例中可以省略某些动作，和/或可以添加附加动作。本领域技术人员还应了解的是，所展示的动作顺序是仅出于示例性目的而示出的并且可以在替代性示例中改变。上文所描述的(多种)方法、(多个)过程、或(多种)技术的示例性动作或操作中的一些被迭代地执行。可以在每次迭代期间、在多次迭代之后、或在所有迭代结束时执行上文所描述的(多种)方法、(多个)过程、或(多种)技术中的一些动作。
对所展示的实施方式的以上描述(包括摘要中所描述的内容)并非旨在是穷尽性的或将实施方式限于所披露的精确形式。如相关领域的技术人员将认识到的，尽管本文出于说明性目的描述了具体实施方式和示例，但是可以在不脱离本披露内容的精神和范围的情况下做出各种等效修改。本文所提供的各种实施方式的传授内容可以应用于量子计算的其他方法，并不一定是上文总体上所描述的示例性量子计算方法。
上文所描述的各种实施方式可以被组合以提供进一步的实施方式。在本说明书中引用的和/或在申请数据表中列出的并且普通转让给D-Wave系统公司(D-Wave SystemsInc)的所有美国专利申请公开、美国专利申请、外国专利和外国专利申请的全部内容通过引用并入本文，包括但不限于：国际专利申请号PCT/US2017/030857；美国专利申请序列号62/405,027；美国专利申请序列号62/331,287；以及美国专利申请序列号15/726,239。
鉴于以上详细描述，可以对实施方式做出这些和其他改变。通常，在以下权利要求中，所使用的术语不应该被解释为将权利要求限制为本说明书和权利要求中披露的具体实施方式，而是应该被解释为包括所有可能的实施方式，连同此权利要求有权获得的等效物的整个范围。因此，权利要求不受本披露内容的限制。

Claims (34)

1.一种系统，包括：
第一二维数模转换器DAC阵列，该第一二维DAC阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行、第一列DAC和第二列DAC；
第一电源线，该第一电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第一列的这些DAC提供电流；
第二电源线，该第二电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；
第一控制线，该第一控制线被定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合；以及
至少第二二维DAC阵列，该第二二维DAC阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行、第一列DAC和第二列DAC；其中，
该第一电源线被进一步耦合以选择性地向该第二二维DAC阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；
该第二电源线被进一步耦合以选择性地向该第二二维DAC阵列的该子阵列的该第一列的这些DAC提供电流；并且
该第一控制线被进一步定位成沿该第二二维DAC阵列的第一对角线接近每个DAC，以沿该第二二维DAC阵列的该第一对角线与对应的DAC通信地耦合。
2.如权利要求1所述的系统，其中，该第一二维DAC阵列的该第一对角线跨该第一二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。
3.如权利要求1所述的系统，其中，该第一二维DAC阵列的该第一对角线跨该第一二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。
4.如权利要求1所述的系统，其中，该第二二维DAC阵列的该第一对角线跨该第二二维DAC阵列的该多个子阵列的每个子阵列的该多行中的每一行、该第一列和该第二列延伸。
5.如权利要求3所述的系统，其中，该第一二维DAC阵列的该第一对角线垂直于该第二二维DAC阵列的该第一对角线。
6.如权利要求1所述的系统，其中，该第一控制线遵循沿该第一二维DAC阵列的该第一对角线的曲折路径，并且该第一控制线遵循沿该第二二维DAC阵列的该第一对角线的曲折路径。
7.如权利要求1所述的系统，其中，该第一控制线遵循沿该第一二维DAC阵列的该第一对角线的曲折路径，并且该第一控制线遵循沿该第一二维DAC阵列的第二对角线的曲折路径。
8.如权利要求1所述的系统，进一步包括：
第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第三对角线接近每个DAC，以沿该第一二维DAC阵列的该第三对角线与对应的DAC通信地耦合，并且该第二控制线被进一步定位成沿该第二二维DAC阵列的第二对角线接近每个DAC，以沿该第二二维DAC阵列的该第二对角线与对应的DAC通信地耦合。
9.如权利要求8所述的系统，进一步包括：
第三控制线，该第三控制线被定位成沿该第一二维DAC阵列的第二对角线接近每个DAC，以沿该第一二维DAC阵列的该第二对角线与对应的DAC通信地耦合，并且该第三控制线被进一步定位成沿该第二二维DAC阵列的第三对角线接近每个DAC，以沿该第二二维DAC阵列的该第三对角线与对应的DAC通信地耦合。
10.如权利要求1所述的系统，进一步包括：
第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第三对角线接近每个DAC，以沿该第一二维DAC阵列的该第三对角线与对应的DAC通信地耦合，并且该第二控制线被进一步定位成沿该第一二维DAC阵列的第四对角线接近每个DAC，以沿该第一二维DAC阵列的该第四对角线与对应的DAC通信地耦合。
11.如权利要求10所述的系统，进一步包括：
第三控制线，该第三控制线被定位成沿该第一二维DAC阵列的第二对角线接近每个DAC，以沿该第一二维DAC阵列的该第二对角线与对应的DAC通信地耦合，并且该第三控制线被进一步定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合。
12.如权利要求1所述的系统，其中，存在数量n条控制线和数量P条电源线，并且该第一二维DAC阵列和该第二二维DAC阵列中的每一个包括数量P(n-1)2个DAC。
13.如权利要求1所述的系统，进一步包括：
控制电路系统，该控制电路系统通信地耦合以使信号经由包括一条电源线和控制线中的两条控制线的对应的三元组被供应到这些DAC中所选的DAC，该三元组唯一通信地耦合以操作单个对应的DAC。
14.一种系统，包括：
第一二维数模转换器DAC阵列，该第一二维DAC阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行、第一列DAC和第二列DAC；
第一电源线，该第一电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第一列的这些DAC提供电流；
第二电源线，该第二电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；
第一控制线，该第一控制线被定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合，其中：
该第一电源线被耦合以选择性地向该第一二维DAC阵列的第三列的这些DAC提供电流，该第三列与该第一列不相邻；
该第二电源线被耦合以选择性地向该第一二维DAC阵列的第四列的这些DAC提供电流，该第四列与该第二列不相邻；并且
该第一控制线被定位成可操作地接近该第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC，以与该第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。
15.如权利要求14所述的系统，进一步包括：
至少第二二维DAC阵列，该第二二维DAC阵列包括多个DAC，该多个DAC不是该第一二维DAC阵列中的DAC并且以该第二二维DAC阵列的多个行和多个列布置；其中，
该第二电源线被进一步耦合以选择性地向该第二二维DAC阵列的第三列的这些DAC提供电流，该第三列与该第二二维DAC阵列的该第一列不相邻；并且
该第一电源线被进一步耦合以选择性地向该第二二维DAC阵列的第四列的这些DAC提供电流，该第四列与该第二二维DAC阵列的该第二列不相邻。
16.如权利要求14所述的系统，进一步包括：
第二控制线，该第二控制线被定位成可操作地接近该第一二维DAC阵列的至少三行和至少三列中的每一个中的至少一个DAC，以与该第一二维DAC阵列的至少三行和至少三列中的每一个中对应的DAC通信地耦合。
17.如权利要求16所述的系统，其中，该第一控制线和该第二控制线被定位成可操作地接近不同的DAC，而没有公共的DAC。
18.如权利要求16所述的系统，其中，该第一控制线和该第二控制线被定位成可操作地接近DAC中相同的至少一个DAC，其中该至少一个DAC是公共的。
19.一种在系统中操作的方法，该系统包括：
第一二维数模转换器DAC阵列，该第一二维DAC阵列包括以多个子阵列布置的多个DAC，每个子阵列包括多行DAC、第一列DAC和第二列DAC；第一电源线，该第一电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第一列的这些DAC提供电流；第二电源线，该第二电源线被耦合以选择性地向该第一二维DAC阵列的该多个子阵列的每个子阵列的该第二列的这些DAC提供电流；第一控制线，该第一控制线被定位成沿该第一二维DAC阵列的第一对角线接近每个DAC，以沿该第一二维DAC阵列的该第一对角线与对应的DAC通信地耦合；第二控制线，该第二控制线被定位成沿该第一二维DAC阵列的第二对角线接近每个DAC，以沿该第一二维DAC阵列的该第二对角线与对应的DAC通信地耦合，该方法包括：
在第一时间段期间，同时地：
经由该第一电源线将信号施加到第一DAC；
经由该第一控制线将信号施加到该第一DAC；以及
经由该第二控制线将信号施加到该第一DAC。
20.一种系统，包括：
第一数模转换器DAC阵列，该第一DAC阵列包括以该第一DAC阵列的多个行和多个列布置的多个DAC；
第一电源线，该第一电源线被耦合以选择性地向该第一DAC阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于第一布置中；
该第一电源线被进一步耦合以选择性地向该第一DAC阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；
第一控制线，该第一控制线被定位成可操作地接近该第一DAC阵列的该第一列和该第二列的每个DAC，以与该第一DAC阵列的该第一列和该第二列的对应的DAC通信地耦合；
第二控制线，该第二控制线被定位成可操作地接近该第一DAC阵列的第一列的每个DAC，以与该第一DAC阵列的该第一列的对应的DAC通信地耦合；
第三控制线，该第三控制线被定位成可操作地接近该第一DAC阵列的该第二列的每个DAC，以与该第一DAC阵列的第二列的对应的DAC通信地耦合；
第三列DAC，该第三列DAC定位于该第一布置中，该第三列插入在该第一DAC阵列的该第一列与该第二列之间；
第四列DAC，该第四列DAC定位于该第二布置中，该第四列与该第一DAC阵列的该第二列相邻；
第二电源线，该第二电源线被耦合以选择性地向该第一DAC阵列的该第三列和该第四列的每个DAC提供电流；其中，
该第一控制线被进一步定位成可操作地接近该第一DAC阵列的该第三列和该第四列的每个DAC，以与该第一DAC阵列的该第三列和该第四列的对应的DAC通信地耦合；
该第二控制线被进一步定位成可操作地接近该第一DAC阵列的第三列的每个DAC，以与该第一DAC阵列的该第三列的对应的DAC通信地耦合；并且
该第三控制线被进一步定位成可操作地接近该第一DAC阵列的该第四列的每个DAC，以与该第一DAC阵列的该第四列的对应的DAC通信地耦合。
21.如权利要求20所述的系统，进一步包括：
第五列DAC，该第五列DAC定位于该第一布置中，该第五列插入在该第一DAC阵列的该第三列与该第二列之间；
第六列DAC，该第六列DAC定位于该第二布置中，该第六列与该第一DAC阵列的该第四列相邻；
第三电源线，该第三电源线被耦合以选择性地向该第一DAC阵列的该第五列和该第六列的每个DAC提供电流；其中，
该第一控制线被进一步定位成可操作地接近该第一DAC阵列的该第五列和该第六列的每个DAC，以与该第一DAC阵列的该第五列和该第六列的对应的DAC通信地耦合；
该第二控制线被进一步定位成可操作地接近该第一DAC阵列的该第五列的每个DAC，以与该第一DAC阵列的该第五列的对应的DAC通信地耦合；并且
该第三控制线被进一步定位成可操作地接近该第一DAC阵列的该第六列的每个DAC，以与该第一DAC阵列的该第六列的对应的DAC通信地耦合。
22.如权利要求21所述的系统，进一步包括：
第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第一DAC阵列的该第二列与列的包括定位于该第一布置中的DAC的子集之间；
第二附加列的DAC，该第二附加列的DAC定位于该第二布置中，该第二附加列与该第一DAC阵列的列的包括定位于该第二布置中的DAC的子集相邻；
附加电源线，该附加电源线被耦合以选择性地向该第一DAC阵列的该第一附加列和该第二附加列的每个DAC提供电流；其中，
该第一控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第一DAC阵列的该第一附加列和该第二附加列的对应的DAC通信地耦合；
该第二控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第一DAC阵列的该第一附加列的对应的DAC通信地耦合；并且
该第三控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第一DAC阵列的该第二附加列的对应的DAC通信地耦合。
23.如权利要求20所述的系统，进一步包括：
至少第二DAC阵列，该第二DAC阵列包括多个DAC，该多个DAC不是该第一DAC阵列中的DAC并且以该第二DAC阵列的多个行和多个列布置；其中，
该第一电源线被耦合以选择性地向该第二DAC阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于该第一布置中；
该第一电源线被进一步耦合以选择性地向该第二DAC阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；
该第二控制线被定位成可操作地接近该第二DAC阵列的该第二列的每个DAC，以与该第二DAC阵列的该第二列的对应的DAC通信地耦合；
第四控制线，该第四控制线被定位成可操作地接近该第二DAC阵列的该第一列和该第二列的每个DAC，以与该第二DAC阵列的该第一列和该第二列的对应的DAC通信地耦合；以及
第五控制线，该第五控制线被定位成可操作地接近该第二DAC阵列的该第一列的每个DAC，以与该第二DAC阵列的该第一列的对应的DAC通信地耦合。
24.如权利要求23所述的系统，进一步包括：
第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第二DAC阵列的该第二列与该第二DAC阵列的列的包括定位于该第一布置中的DAC的子集之间；
第二附加列的DAC，该第二附加列的DAC定位于该第二布置中，该第二附加列与该第二DAC阵列的列的包括定位于该第二布置中的DAC的子集相邻；
附加电源线，该附加电源线被耦合以选择性地向该第二DAC阵列的该第一附加列和该第二附加列的每个DAC提供电流；
该第二控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第二DAC阵列的该第二附加列的对应的DAC通信地耦合；
该第四控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第二DAC阵列的该第一附加列和该第二附加列的对应的DAC通信地耦合；并且
该第五控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第二DAC阵列的该第一附加列的对应的DAC通信地耦合。
25.如权利要求24所述的系统，进一步包括第三DAC阵列，其中该第四控制线电耦合到该第三DAC阵列的该第一控制线。
26.如权利要求24所述的系统，进一步包括第三DAC阵列，其中该第五控制线电耦合到该第三DAC阵列的该第三控制线。
27.如权利要求20所述的系统，进一步包括：
至少第二DAC阵列，该第二DAC阵列包括多个DAC，该多个DAC不是该第一DAC阵列中的DAC并且以该第二DAC阵列的多个行和多个列布置；其中，
该第一电源线被耦合以选择性地向该第二DAC阵列的第一列和第二列的每个DAC提供电流；其中，
该第一控制线被定位成可操作地接近该第二DAC阵列的该第一列和该第二列的每个DAC，以与该第二DAC阵列的该第一列和该第二列的对应的DAC通信地耦合；
第四控制线被定位成可操作地接近该第二DAC阵列的该第一列的每个DAC，以与该第二DAC阵列的该第一列的对应的DAC通信地耦合；并且
第五控制线被定位成可操作地接近该第二DAC阵列的该第二列的每个DAC，以与该第二DAC阵列的该第二列的对应的DAC通信地耦合。
28.如权利要求27所述的系统，进一步包括：
第一附加列的DAC，该第一附加列的DAC定位于该第一布置中，该第一附加列插入在该第二列与列的包括定位于该第二DAC阵列的该第一布置中的DAC的子集之间；
第二附加列的DAC，该第二附加列的DAC定位于该第一布置中，该第二附加列与列的包括定位于该第二DAC阵列的该第二布置中的DAC的子集相邻；
附加电源线，该附加电源线被耦合以选择性地向该第一附加列和该第二附加列的每个DAC提供电流；其中，
该第一控制线被进一步定位成可操作地接近该第一附加列和该第二附加列的每个DAC，以与该第一附加列和该第二附加列的对应的DAC通信地耦合；
该第四控制线被进一步定位成可操作地接近该第一附加列的每个DAC，以与该第一附加列的对应的DAC通信地耦合；并且
该第五控制线被进一步定位成可操作地接近该第二附加列的每个DAC，以与该第二附加列的对应的DAC通信地耦合。
29.如权利要求28所述的系统，进一步包括第三DAC阵列，其中该第四控制线电耦合到该第三DAC阵列的该第三控制线。
30.如权利要求28所述的系统，进一步包括第三DAC阵列，其中该第五控制线电耦合到该第三DAC阵列的该第二控制线。
31.如权利要求20所述的系统，其中，存在由总共n条控制线和P条电源线控制的数量n(n-1)P个DAC。
32.如权利要求20所述的系统，其中，存在总共P条电源线，并且该第一DAC阵列包括数量2P个DAC。
33.如权利要求20所述的系统，进一步包括：
控制电路系统，该控制电路系统通信地耦合以使信号经由包括一条电源线和控制线中的两条控制线的对应的三元组被供应到这些DAC中所选的DAC，该三元组唯一通信地耦合以操作单个对应的DAC。
34.一种在系统中操作的方法，该系统包括：
第一数模转换器DAC阵列，该第一DAC阵列包括以该第一DAC阵列的多个行和多个列布置的多个DAC；
第一电源线，该第一电源线被耦合以选择性地向该第一DAC阵列的第一列的每个DAC提供电流，该第一列的这些DAC定位于第一布置中；
该第一电源线被进一步耦合以选择性地向该第一DAC阵列的第二列的每个DAC提供电流，该第二列的这些DAC定位于第二布置中；
第二电源线，该第二电源线被耦合以选择性地向定位于该第一布置中的第三列DAC的每个DAC提供电流，该第三列插入在该第一DAC阵列的该第一列与该第二列之间；
该第二电源线被进一步耦合以选择性地向定位于该第二布置中的第四列DAC的每个DAC提供电流，该第四列与该第一DAC阵列的该第二列相邻；以及
第一控制线，该第一控制线被定位成可操作地接近该第一DAC阵列的该第一列和该第二列的每个DAC，以与该第一DAC阵列的该第一列和该第二列的对应的DAC通信地耦合，该第一控制线还被定位成可操作地接近该第一DAC阵列的该第三列和该第四列的每个DAC，以与该第一DAC阵列的该第三列和该第四列的对应的DAC通信地耦合；
第二控制线，该第二控制线被定位成可操作地接近该第一DAC阵列的第一列的每个DAC，以与该第一DAC阵列的该第一列的对应的DAC通信地耦合，该第二控制线还被定位成可操作地接近该第一DAC阵列的第三列的每个DAC，以与该第一DAC阵列的该第三列的对应的DAC通信地耦合，该方法包括：
在第一时间段期间，同时地：
经由该第一电源线将信号施加到第一DAC和第二DAC；
经由该第二电源线将信号施加到第三DAC和第四DAC；
经由该第一控制线将信号施加到该第一DAC、该第二DAC、该第三DAC和该第四DAC；以及
经由该第二控制线将信号施加到该第一DAC、该第二DAC、该第三DAC和该第四DAC。
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