CN111404368B - 抗耦合干扰的电源产生电路 - Google Patents

Abstract

本申请涉及一种半导体集成电路，具体涉及一种抗耦合干扰的电源产生电路。包括：第一放电通路，第一放电通路的高压输入节点连接第一电压，第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对高压输入节点进行放电；第二放电通路，第二放电通路连在第一放电通路和电源产生通路之间，第一放电通路的控制端连接第二控制信号，第二放电通路的传送节点连接第一放电通路；用于在第二放电阶段，将高压输入节点放电到电源产生通路上电源输出节点的电位；抗耦合干扰电路，抗干扰电路连接在第二放电通路和电源产生通路之间，用于在第二放电阶段拉低电源输出节点的电位。抗耦合干扰电路能够在第二放电阶段拉低电源输出节点的电位，避免击穿电压。

Description

抗耦合干扰的电源产生电路

技术领域

本申请涉及一种半导体集成电路，具体涉及一种抗耦合干扰的电源产生电路。

背景技术

为了减小半导体器件中的功耗，使得供应到半导体器件的外部电压有所降低，通常在电源电路中设置放电通路。

相关技术中的电源电路参照图1，包括放电通路和电源产生电路，在放电阶段放电通路的输出节点VP连接电源产生电路的输出节点VDI，控制信号DISE能够控制放电通路工作在放电阶段。

然而，当相关技术中的电源电路工作放电阶段时，由于放电通路的输出节点VP与电源产生电路的输出节点VDI耦合导通，输出节点VP放电到输出节点VDI的电位，从而输出节点VP将输出节点VDI的电位拉高，若输出节点VDI的电位拉高到超过阈值，则会使得存在超过击穿电压的风险。

发明内容

本申请提供了一种抗耦合干扰的电源产生电路，可以解决相关技术中输出节点VP与电源产生电路的输出节点VDI耦合导通，使得输出节点VDI的电位拉高到超过阈值的问题。

本申请提供一种抗耦合干扰的电源产生电路，包括：

第一放电通路，所述第一放电通路的高压输入节点连接第一电压，所述第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对所述高压输入节点进行放电；

第二放电通路，所述第二放电通路连在所述第一放电通路和电源产生通路之间，所述第一放电通路的控制端连接第二控制信号，所述第二放电通路的传送节点连接所述第一放电通路；用于在第二放电阶段，将所述高压输入节点放电到所述电源产生通路上电源输出节点的电位；

抗耦合干扰电路，所述抗干扰电路连接在所述第二放电通路和所述电源产生通路之间，用于在第二放电阶段拉低所述电源输出节点的电位。

可选的，所述第一控制信号用于控制所述抗耦合干扰的电源产生电路，处于放电阶段或高压阶段，所述放电阶段包括依次进行的第一放电阶段和第二放电阶段；所述第一控制信号输入反相器后输出所述第二控制信号。

可选的，所述第一放电通路包括依次串联的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅极为所述第一放电通路的控制端，所述第一PMOS管的源极连接所述第一电压，所述第一PMOS管的漏极连接第一NMOS管的漏极；

所述第一NMOS管的栅极连接所述电源输出节点，所述所述第一NMOS管源极连接所述第二NMOS管的漏极；

所述第二NMOS管的栅极连接所述第一PMOS管的栅极，所述第二NMOS管源极连接所述第三NMOS管的漏极；

所述第三NMOS管的栅极连接偏置电压，所述第三NMOS管的源极接地。

可选的，所述第二放电通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极为所述第二放电通路的传送节点，所述传送节点连接所述第一PMOS管的漏极，所述第二PMOS管的源极连接所述第一PMOS管的源极，所述第二PMOS管的漏极连接所述第三PMOS管的源极；

所述第三PMOS管的栅极为所述第二放电通路的控制端，所述第三PMOS管的漏极连接所述抗耦合干扰电路和所述电源产生通路。

可选的，所述电源产生通路包括电压源、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第一电容；

所述电压源的正极连接所述第四PMOS管的源极和第五NMOS管的栅极，所述第五NMOS管的漏极连接所述电压源的负极，所述第五NMOS管的源极连接所述第一电容的一端，所述第一电容的另一端接地；

所述第四PMOS管的栅极连接所述第四NMOS管的栅极，所述第四NMOS管的漏极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地。

可选的，所述抗耦合干扰电路，包括第六NMOS管，所述第六NMOS管的漏极连接所述第二放电通路和所述电源产生通路之间，所述第六NMOS管的源极接地，所述所述第六NMOS管的栅极为所述抗耦合干扰电路的抗耦合干扰控制节点，所述抗耦合干扰控制节点连接所述电源输出节点。

可选的，所述抗耦合干扰电路还包括第二电容，所述抗耦合干扰控制节点通过所述第二电容，连接所述电源输出节点。

可选的，所述抗耦合干扰电路还包括第七NMOS管，所述第七NMOS管的栅极连接所述电源产生通路，所述第七NMOS管的源极接地，所述第七NMOS管的漏极连接所述抗耦合干扰控制节点。

本申请技术方案，至少包括如下优点：连接在所述第二放电通路和所述电源产生通路之间的抗耦合干扰电路，能够在第二放电阶段拉低所述电源输出节点的电位，防止电源产生通路上电源输出节点被高压输入节点的电位拉高，进而防止超出击穿电压的风险。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请相关技术的结构图。

图2是本申请一实施例的电路结构示意图。

图3是本申请一实施例中电源输出节点VDDI的电压随时间变化的仿真图。

100.第一放电通路，200.第二放电通路，300.抗耦合干扰电路，400.电源产生通路。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

实施例1：

本实施例提供一种抗耦合干扰的电源产生电路，参照图2，抗耦合干扰的电源产生电路包括：

第一放电通路100，第一放电通路100的高压输入节点VPOS连接第一电压，所述第一电压为高电压，第一放电通路100的控制端连接第一控制信号DISENPOS，用于在第一放电阶段对高压输入节点VPOS进行放电；

第二放电通路200，第二放电通路200连在第一放电通路100和电源产生通路400之间，第一放电通路100的控制端连接第二控制信号DISENPOSB，第二放电通路200的传送节点NN连接第一放电通路100；用于在第二放电阶段，将高压输入节点VPOS放电到电源产生通路400上电源输出节点VDDI的电位；

抗耦合干扰电路300，抗干扰电路连接在第二放电通路200和电源产生通路400之间，用于在第二放电阶段拉低电源输出节点VDDI的电位。

其中该第一控制信号DISENPOS能够控制抗耦合干扰的电源产生电路处于放电阶段还是高压阶段。当抗耦合干扰的电源产生电路处于放电阶段时，高压输入节点VPOS的电位会逐渐降低。对于抗耦合干扰的电源产生电路的放电阶段包括依次进行的第一放电阶段和第二放电阶段。

当工作在第一放电阶段时，第一控制信号DISENPOS和高压输入节点VPOS的电位配合能够控制第一放电通路100的通断，当第一放电通路100连通时，抗耦合干扰的电源产生电路工作在第一放电阶段。在第一放电阶段中，第一控制信号DISENPOS保持高电平不变，第一放电通路100导通，第二放电通路200关断，经过第一放电通路100高压输入节点VPOS的电位逐渐降低，当高压输入节点VPOS的电位降低到临界电位时，进入第二放电阶段。在第二放电过程中，第一控制信号DISENPOS保持高电平不变，第一放电通路100关断，第二放电通路200导通，经过第二放电通路200高压输入节点VPOS的电位逐渐降低至电源产生通路400上电源输出节点VDDI的电位。

由于在第二放电阶段中第二放电通路200导通，高压输入节点VPOS与电源产生通路400上电源输出节点VDDI耦合导通，电源产生通路400上电源输出节点VDDI的电位在耦合导通瞬间，会被高压输入节点VPOS的电位拉高，会使得存在超过击穿电压的风险。连接在第二放电通路200和电源产生通路400之间的抗耦合干扰电路300，能够在第二放电阶段拉低电源输出节点VDDI的电位，防止电源产生通路400上电源输出节点VDDI被高压输入节点VPOS的电位拉高。

实施例2：

本实施例在实施例1的基础上，参照图2提供一种抗耦合干扰的电源产生电路，抗耦合干扰的电源产生电路包括：

第一放电通路100，第一放电通路100包括依次串联的第一PMOS管P1、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3；第一PMOS管P1的栅极为第一放电通路100的控制端，第一PMOS管P1的源极连接第一电压，第一PMOS管P1的漏极连接第一NMOS管N1的漏极；第一NMOS管N1的栅极连接电源输出节点VDDI，第一NMOS管N1源极连接第二NMOS管N2的漏极；第二NMOS管N2的栅极连接第一PMOS管P1的栅极，第二NMOS管N2源极连接第三NMOS管N3的漏极；第三NMOS管N3的栅极连接偏置电压NBIAS，第三NMOS管N3的源极接地端。

第二放电通路200，第二放电通路200包括：第二PMOS管P2和第三PMOS管P3，第二PMOS管P2的栅极为第二放电通路200的传送节点NN，传送节点NN连接第一PMOS管P1的漏极，第二PMOS管P2的源极连接第一PMOS管P1的源极，第二PMOS管P2的漏极连接第三PMOS管P3的源极；第三PMOS管P3的栅极为第二放电通路200的控制端，第三PMOS管P3的漏极连接抗耦合干扰电路300和电源产生通路400。

电源产生通路400包括电压源U1、第四PMOS管P4、第五PMOS管P5、第四NMOS管N4、第五NMOS管N5和第一电容C1；电压源U1的正极连接第四PMOS管P4的源极和第五NMOS管N5的栅极，第五NMOS管N5的漏极连接电压源U1的负极，第五NMOS管N5的源极连接第一电容C1的一端，第一电容C1的另一端接地端；第四PMOS管P4的栅极连接第四NMOS管N4的栅极，第四NMOS管N4的漏极连接第四NMOS管N4的漏极，第四NMOS管N4的源极接地端。

抗耦合干扰电路300，包括第六NMOS管N6，第六NMOS管N6的漏极连接第二放电通路200和电源产生通路400之间，第六NMOS管N6的源极接地端，第六NMOS管N6的栅极为抗耦合干扰电路300的抗耦合干扰控制节点NG，抗耦合干扰控制节点NG连接电源输出节点VDDI。抗耦合干扰电路300还包括第二电容C2，抗耦合干扰控制节点NG通过第二电容C2，连接电源输出节点VDDI。

本实施例，在工作时：

高压阶段：第一控制信号DISENPOS置为低电平，则第二控制信号DISENPOSB为高电平，第二NMOS管N2关断，因此第一放电通路100关断；第一PMOS管P1导通，高压输入节点VPOS的电压经过第一PMOS管P1压降后传送至传送节点NN，则第二PMOS管P2的栅-源电压小于第二PMOS管P2的开启电压，因此第二PMOS管P2导通。

放电阶段：第一控制信号DISENPOS置为高电平电压幅度值等于电源输出节点VDDI电位，则第二控制信号DISENPOSB为低电平。在此状态下，放电阶段包括依次进行的第一放电阶段和第二放电阶段。其中在第一放电阶段，高压输入节点VPOS的电位经过第一放电通路100，从初始电位逐渐放电至电源输出节点VDDI电位+第一PMOS的开启电压；在第二放电阶段，高压输入节点VPOS的电位，由电源输出节点VDDI电位+第一PMOS的开启电压，逐渐放电到电源输出节点VDDI电位。

第一放电阶段：在高压输入节点VPOS的电位处于初始状态时，第一PMOS管P1、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3均导通，从而第一放电通路100导通，高压输入节点VPOS经过第一放电通路100放电，直到放电到电源输出节点VDDI电位+第一PMOS的开启电压这个临界电位时，进入第二放电阶段。

第二放电阶段：在高压输入节点VPOS的电位处于电源输出节点VDDI电位+第一PMOS的开启电压这个临界电位时，第一PMOS管P1关断，第二PMOS管P2和第三PMOS管P3均导通，因此第二放电通路200导通，从而高压输入节点VPOS与电源产生通路400上电源输出节点VDDI耦合导通，通过第二放电通路200放电。在第二放电阶段中，由于高压输入节点VPOS与电源输出节点VDDI耦合，电源输出节点VDDI的电位一旦被抬高，通过第二电容C2耦合，从而将抗耦合干扰控制节点NG的电位抬高，使得第六NMOS管N6导通，进而通过第六NMOS管N6在电源输出节点VDDI和地之间形成通路，能够将被高压输入节点VPOS放电抬高的电源输出节点VDDI的电位，快速拉低，防止出现击穿电压。

实施例3：

本实施例在实施2的基础上，为了使得初始状态时抗耦合干扰控制节点NG的电位不会将第六NMOS管N6打开，在抗耦合干扰控制节点NG的电位被抬高时快速拉低抗耦合干扰控制节点NG的电位，抗耦合干扰电路300还包括第七NMOS管N7，第七NMOS管N7的栅极连接电源产生通路400，第七NMOS管N7的源极接地端，第七NMOS管N7的漏极连接抗耦合干扰控制节点NG。

具体地，第七NMOS管N7的栅极连接第四PMOS管P4和第四NMOS管N4的栅极，第七NMOS管N7在工作时能够被镜像出一个电流，保证初始状态时抗耦合干扰控制节点NG的电位不会将第六NMOS管N6打开，在抗耦合干扰控制节点NG的电位被抬高时快速拉低抗耦合干扰控制节点NG的电位。

本实施例在工作时：

高压阶段：第一控制信号DISENPOS置为低电平，则第二控制信号DISENPOSB为高电平，第二NMOS管N2关断，因此第一放电通路100关断；第一PMOS管P1导通，高压输入节点VPOS的电压经过第一PMOS管P1压降后传送至传送节点NN，则第二PMOS管P2的栅-源电压小于第二PMOS管P2的开启电压，因此第二PMOS管P2导通。

放电阶段：第一控制信号DISENPOS置为高电平电压幅度值等于电源输出节点VDDI电位，则第二控制信号DISENPOSB为低电平。在此状态下，放电阶段包括依次进行的第一放电阶段和第二放电阶段。其中在第一放电阶段，高压输入节点VPOS的电位经过第一放电通路100，从初始电位逐渐放电至电源输出节点VDDI电位+第一PMOS的开启电压；在第二放电阶段，高压输入节点VPOS的电位，由电源输出节点VDDI电位+第一PMOS的开启电压，逐渐放电到电源输出节点VDDI电位。

第一放电阶段：在高压输入节点VPOS的电位处于初始状态时，第一PMOS管P1、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3均导通，从而第一放电通路100导通，高压输入节点VPOS经过第一放电通路100放电，直到放电到电源输出节点VDDI电位+第一PMOS的开启电压这个临界电位时，进入第二放电阶段。

第二放电阶段：在高压输入节点VPOS的电位处于电源输出节点VDDI电位+第一PMOS的开启电压这个临界电位时，第一PMOS管P1关断，第二PMOS管P2和第三PMOS管P3均导通，因此第二放电通路200导通，从而高压输入节点VPOS与电源产生通路400上电源输出节点VDDI耦合导通，通过第二放电通路200放电。在第二放电阶段中，由于高压输入节点VPOS与电源输出节点VDDI耦合，电源输出节点VDDI的电位一旦被抬高，通过第二电容C2耦合，从而将抗耦合干扰控制节点NG的电位抬高，使得第六NMOS管N6导通，进而通过第六NMOS管N6在电源输出节点VDDI和地之间形成通路，能够将被高压输入节点VPOS放电抬高的电源输出节点VDDI的电位，快速拉低，防止出现击穿电压。第七NMOS管N7在工作时能够被镜像出一个电流，保证初始状态时抗耦合干扰控制节点NG的电位不会将第六NMOS管N6打开，在抗耦合干扰控制节点NG的电位被抬高时快速拉低抗耦合干扰控制节点NG的电位。

对于以上实施例，参照图3，图3的A曲线是当高压输入节点VPOS的初始电位为第一电位时，电源输出节点VDDI的电压随时间变化曲线；B曲线是当高压输入节点VPOS的初始电位为第二电位时，电源输出节点VDDI的电压随时间变化曲线。由此可以看出，不论高压输入节点VPOS的初始电位如何，本申请提供的抗耦合干扰的电源产生电路能够快速地将电源输出节点VDDI的电位拉低至正常水平，进而防止超出击穿电压的风险。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (5)

1.一种抗耦合干扰的电源产生电路，其特征在于，包括：

第一放电通路，所述第一放电通路的高压输入节点连接第一电压，所述第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对所述高压输入节点进行放电；

第二放电通路，所述第二放电通路连在所述第一放电通路和电源产生通路之间，所述第一放电通路的控制端连接第二控制信号，所述第二放电通路的传送节点连接所述第一放电通路；用于在第二放电阶段，将所述高压输入节点放电到所述电源产生通路上电源输出节点的电位；

抗耦合干扰电路，所述抗耦合干扰电路连接在所述第二放电通路和所述电源产生通路之间，用于在第二放电阶段拉低所述电源输出节点的电位；

所述抗耦合干扰电路，包括第六NMOS管，所述第六NMOS管的漏极连接所述第二放电通路和所述电源产生通路之间，所述第六NMOS管的源极接地，所述第六NMOS管的栅极为所述抗耦合干扰电路的抗耦合干扰控制节点，所述抗耦合干扰控制节点连接所述电源输出节点；

所述抗耦合干扰电路还包括第二电容，所述抗耦合干扰控制节点通过所述第二电容，连接所述电源输出节点；

所述抗耦合干扰电路还包括第七NMOS管，所述第七NMOS管的栅极连接所述电源产生通路，所述第七NMOS管的源极接地，所述第七NMOS管的漏极连接所述抗耦合干扰控制节点。

2.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述第一控制信号用于控制所述抗耦合干扰的电源产生电路，处于放电阶段或高压阶段，所述放电阶段包括依次进行的第一放电阶段和第二放电阶段；所述第一控制信号输入反相器后输出所述第二控制信号。

3.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述第一放电通路包括依次串联的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅极为所述第一放电通路的控制端，所述第一PMOS管的源极连接所述第一电压，所述第一PMOS管的漏极连接第一NMOS管的漏极；

所述第一NMOS管的栅极连接所述电源输出节点，所述所述第一NMOS管源极连接所述第二NMOS管的漏极；

所述第二NMOS管的栅极连接所述第一PMOS管的栅极，所述第二NMOS管源极连接所述第三NMOS管的漏极；

所述第三NMOS管的栅极连接偏置电压，所述第三NMOS管的源极接地。

4.如权利要求3所述的抗耦合干扰的电源产生电路，其特征在于，所述第二放电通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极为所述第二放电通路的传送节点，所述传送节点连接所述第一PMOS管的漏极，所述第二PMOS管的源极连接所述第一PMOS管的源极，所述第二PMOS管的漏极连接所述第三PMOS管的源极；

所述第三PMOS管的栅极为所述第二放电通路的控制端，所述第三PMOS管的漏极连接所述抗耦合干扰电路和所述电源产生通路。

5.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述电源产生通路包括电压源、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第一电容；

所述电压源的正极连接所述第四PMOS管的源极和第五NMOS管的栅极，所述第五NMOS管的漏极连接所述电压源的负极，所述第五NMOS管的源极连接所述第一电容的一端，所述第一电容的另一端接地；

所述第四PMOS管的栅极连接所述第四NMOS管的栅极，所述第四NMOS管的漏极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地。