CN111400985A - 一种应用于集成电路的时序控制电路及一种服务器板卡 - Google Patents

Abstract

本申请公开了一种应用于集成电路的时序控制电路，包括：N个VR，N‑1个PNP型三极管以及N‑2个或门，N≥3；其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N‑1个PNP型三极管的集电极均接地，N‑2个或门的第一输入端均与Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，第j个或门的输出端与第j个PNP型三极管的基极相连，第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N‑1个PNP型三极管的基极与Vin电源相连，第N‑1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N‑1，1≤j≤N‑2。显然，通过此种设置方式就可以显著降低时序控制电路所占用的空间体积。

Description

一种应用于集成电路的时序控制电路及一种服务器板卡

技术领域

本发明涉及服务器技术领域，特别涉及一种应用于集成电路的时序控制电路以及一种服务器板卡。

背景技术

现在人们通常需要利用DSP(Digital Signal Processing，数字信号处理芯片)、FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)等专门处理大数据的集成电路来对海量数据进行分析与处理。但是，在新一代的集成电路使用手册中对集成电路的上下电时序进行了规定。具体请参见图1，图1为集成电路的上下电时序要求示意图。

在现有技术中，为了使得集成电路能够正常进行工作，一般是使用CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)作为集成电路的时序控制电路，也即，利用CPLD来直接控制VR(Voltage Regulator，电压转换器)的EN来对集成电路的上下电时序进行控制，但是，由于CPLD的体积较为庞大，由此就导致集成电路的时序控制电路所占用的空间体积较大，进而使得集成电路就无法在体积较小的服务器板卡上进行集成与设计。目前，针对这一问题，还没有较为有效的解决办法。

由此可见，如何降低时序控制电路所占用的空间体积，以使得集成电路能够在体积较小的服务器板卡上进行集成与设计，是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种应用于集成电路的时序控制电路以及一种服务器板卡，以降低时序控制电路所占用的空间体积，并使得集成电路能够在体积较小的服务器板卡上进行集成与设计。其具体方案如下：

一种应用于集成电路的时序控制电路，包括：N个VR，N-1个PNP型三极管以及N-2个或门，N≥3；

其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N-1个PNP型三极管的集电极均接地，N-2个或门的第一输入端均与所述Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，所述第j个或门的输出端与第j个PNP型三极管的基极相连，所述第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N-1个PNP型三极管的基极与所述Vin电源相连，所述第N-1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N-1，1≤j≤N-2。

优选的，N具体为3。

优选的，还包括：分压电路；

其中，所述分压电路连接在所述Vin电源和所述第N-1个PNP型三极管的基极之间。

优选的，所述分压电路包括：第一电阻和第二电阻；

其中，所述第一电阻的第一端与所述Vin电源相连，所述第一电阻的第二端分别与所述第二电阻的第一端和所述第N-1个PNP型三极管的基极相连，所述第二电阻的第二端与所述第N-1个PNP型三极管的集电极相连。

优选的，所述或门包括第一二极管和第二二极管；

其中，所述第一二极管的负极与所述第二二极管的负极相连；

相应的，所述第一二极管的正极为所述或门的第一输入端，所述第二二极管的正极为所述或门的第二输入端，所述第一二极管的负极和所述第二二极管的负极共同构成所述或门的输出端。

优选的，还包括：延迟电路、NPN型三极管和上拉电阻；

其中，所述延迟电路的第一端与所述第N个VR的PG相连，所述延迟电路的第二端与所述NPN型三极管的基极相连，所述NPN型三极管的发射极接地，所述NPN型三极管的集电极分别与所述上拉电阻和第N-2个或门的第二输入端相连。

优选的，所述延迟电路包括：第三电阻和电容；

其中，所述第三电阻的第一端与所述第N个VR的PG相连，所述第三电阻的第二端分别与所述电容的第一端和所述NPN型三极管的基极相连，所述电容的第二端与所述NPN型三极管的发射极相连。

相应的，本发明还公开了一种服务器板卡，包括如前述所公开的一种应用于集成电路的时序控制电路。

可见，在本发明中，当Vin电源处于上电状态时，第1个VR到第N个VR可以依次利用上一级VR的PG信号去触发下一级VR的EN信号，并由此可以达到第1个VR到第N个VR依次进行上电的效果。当Vin电源处于下电状态时，Vin电源的输出电压开始下降，与第N个VR相连的第N-1个PNP型三极管处于导通状态，此时，第N-1个PNP型三极管就相当于一根导线，并使得第N个VR先进行掉电；当第N个VR掉电完毕时，第N个VR的PG输出的低电平信号和Vin电源所输出的低电平信号会作为第N-1个VR所连接或门的两个输入触发信号，并由此触发该或门控制第N-2个PNP型三极管导通，这样就可以实现第N-1个VR相较于第N个VR后掉电的效果。依次类推，就可以实现第N个VR到第1个VR依次进行下电的效果。显然，由于本发明所提供的时序控制电路，仅仅是使用了多个空间体积较小的PNP型三极管以及或门就可以达到对集成电路进行依次上下电的效果，所以，相比于现有技术中需要使用体积庞大的CPLD才能达到对集成电路的时序控制要求而言，通过此种设置方式就可以显著降低时序控制电路所占用的空间体积，并由此使得集成电路能够在体积较小的服务器板卡上进行集成与设计。相应的，本发明所提供的一种服务器板卡同样具有上述有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为集成电路的上下电时序要求示意图；

图2为本发明实施例所提供的一种应用于集成电路的时序控制电路的结构图；

图3为本发明实施例所提供的另一种应用于集成电路的时序控制电路的结构图；

图4为本发明实施例所提供第N个VR的时序控制电路图的结构图；

图5为本发明实施例所提供第N-1个VR的时序控制电路图的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图2，图2为本发明实施例所提供的一种应用于集成电路的时序控制电路的结构图，该时序控制电路包括：N个VR，N-1个PNP型三极管以及N-2个或门，N≥3；

其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N-1个PNP型三极管的集电极均接地，N-2个或门的第一输入端均与Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，第j个或门的输出端与第j个PNP型三极管的基极相连，第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N-1个PNP型三极管TVN-1的基极与Vin电源相连，第N-1个PNP型三极管TVN-1的发射极与第N个VR的Vout相连；1≤i≤N-1，1≤j≤N-2。

在本实施例中，是提供了一种应用于集成电路的时序控制电路，通过该时序控制电路能够显著降低时序控制电路所占用的空间体积，并使得集成电路能够在体积较小的服务器板卡上进行集成与设计。需要说明的是，在本实施例中，目标集成电路可以是用于海量数据处理的FPGA或者是DSP等集成电路。

具体请参见图2，当Vin电源处于上电状态时，第1个VR的PG信号就会触发第2个VR的EN端口，由此就实现了第2个VR比第1个VR后上电的效果。能够想到的是，当第2个VR上电之后，第2个VR的PG信号就会触发第3个VR的EN端口，并使得第3个VR比第2个VR后上电。以此类推，当第N-1个VR处于上电状态时，第N-1个VR的PG信号就会触发第N个VR的EN端口，并由此使得第N个VR后于第N-1个VR上电。显然，通过本实施例所提供的时序控制电路，就可以实现利用上一级VR的PG端口去使能下一级VR的EN端口，由此就可以实现第1个VR到第N个VR依次进行上电的效果。

当Vin电源处于下电状态时，Vin电源的输出电压开始下降，与N个VR相连的第N-1个PNP型三极管处于导通状态，此时，第N-1个PNP型三极管就相当于是一根导线，并使得第N个VR先进行掉电；当第N个VR掉电完毕时，此时，第N个VR的PG端口会输出低电平信号，Vin电源也会输出低电平信号，这两个低电平信号会触发第N-1个VR所连接的逻辑单元或门。能够想到的是，当第N-1个VR所连接或门的两个输入端均为低电平信号时，该或门的输出信号就会触发第N-1个PNP型三极管导通，由此就可以实现第N-1个VR相较于第N个VR后掉电的效果。同理，当第N-1个VR掉电完毕时，此时，第N-1个VR的PG端口会输出低电平信号，Vin电源也会输出低电平信号，这两个低电平信号会触发第N-2个VR所连接的逻辑单元或门。显然，当N-2个VR所连接或门的两个输入端均为低电平信号时，该或门的输出信号就会触发第N-2个PNP型三极管导通，由此就可以实现第N-2个VR相较于第N-1个VR后掉电的效果。依次类推，就可以实现第N个VR到第1个VR依次进行下电的效果。

显然，相比于现有技术中需要利用体积较为庞大的CPLD才能对集成电路的上下电时序进行控制而言，在本发明所提供的时序控制电路中仅仅只需要使用体积较小的PNP型三极管以及逻辑单元或门就可以达到对集成电路的上下电时序进行控制的目的，所以，通过此种设置方式，就可以显著降低集成电路的时序控制电路所需要占用的空间体积。能够想到的是，当集成电路的时序控制电路所占用的空间体积缩小时，就可以将该时序控制电路在比较小的服务器板卡上进行集成与设计，这样就进一步提高用户在使用集成电路时的用户体验。

可见，在本实施例中，当Vin电源处于上电状态时，第1个VR到第N个VR可以依次利用上一级VR的PG信号去触发下一级VR的EN信号，并由此可以达到第1个VR到第N个VR依次进行上电的效果。当Vin电源处于下电状态时，Vin电源的输出电压开始下降，与第N个VR相连的第N-1个PNP型三极管处于导通状态，此时，第N-1个PNP型三极管就相当于一根导线，并使得第N个VR先进行掉电；当第N个VR掉电完毕时，第N个VR的PG输出的低电平信号和Vin电源所输出的低电平信号会作为第N-1个VR所连接或门的两个输入触发信号，并由此触发该或门控制第N-2个PNP型三极管导通，这样就可以实现第N-1个VR相较于第N个VR后掉电的效果。依次类推，就可以实现第N个VR到第1个VR依次进行下电的效果。显然，由于本实施例所提供的时序控制电路，仅仅是使用了多个空间体积较小的PNP型三极管以及或门就可以达到对集成电路进行依次上下电的效果，所以，相比于现有技术中需要使用体积庞大的CPLD才能达到对集成电路的时序控制要求而言，通过此种设置方式就可以显著降低时序控制电路所占用的空间体积，并由此使得集成电路能够在体积较小的服务器板卡上进行集成与设计。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，N具体为3。

在实际应用中，经常会见到集成电路需要三级供电时序的情况，所以，在本实施例中，是提供了一种可以提供三级供电时序的集成电路的时序控制电路。请参见图3，图3为本发明实施例所提供的另一种应用于集成电路的时序控制电路的结构图，在该集成电路的时序控制电路中，是设置了3个VR、2个PNP型三极管和1个或门，也即，利用该时序控制电路能够提供三级供电时序。

具体的，当Vin电源处于上电状态时，VR1的PG端口会触发VR2的EN端口，并使得VR1相较于VR2先进行上电，当VR2处于上电状态时，VR2的PG端口会触发VR3的EN端口，并使得VR2相较于VR3先进行上电。

当Vin电源处于下电状态时，Vin电源的输出电压开始下降，当Vin电源的输出电压下降到一定值时，PNP型三极管VT2就会处于导通状态，在此情况下，PNP型三极管VT2就相当于一根导线，会进行短路放电，这样就可以使得VR3提前进行下电。之后，或门Or就会将VR3的下电逻辑和Vin电源的下电状态作为或门的两个输入触发信号，当或门Or的这两个输入触发信号均为低电平时，或门的输出信号就会触发PNP型三极管VT1导通，由此就可以使得VR2下电，由于VR1要求最后进行下电，所以，不需要在VR1中加入任何的放电结构。

显然，通过本实施例所提供的技术方案，不仅可以实现集成电路的三级供电时序要求，而且，也使得该时序控制电路在实际应用中更具有普适性。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，上述时序控制电路还包括：分压电路；

其中，分压电路连接在Vin电源和第N-1个PNP型三极管的基极之间。

请参见图4，图4为本发明实施例所提供第N个VR的时序控制电路图的结构图。在本实施例中，为了使得人们能够对第N个VR的下电时间进行控制，还在Vin电源和第N-1个PNP型三极管TVN-1的基极之间设置了分压电路。能够想到的是，当在Vin电源和第N-1个PNP型三极管的基极之间设置了分压电路之后，就可以利用分压电路来控制第N-1个PNP型三极管TVN-1到底是在何时进行导通。

显然，通过本实施例所提供的技术方案，可以进一步提高人们在使用该时序控制电路时的灵活性。

作为一种优选的实施方式，分压电路包括：第一电阻R1和第二电阻R2；

其中，第一电阻R1的第一端与Vin电源相连，第一电阻R1的第二端分别与第二电阻R2的第一端和第N-1个PNP型三极管TVN-1的基极相连，第二电阻R2的第二端与第N-1个PNP型三极管TVN-1的集电极相连。

请参见图4，在本实施例中，是将分压电路设置为第一电阻R1和第二电阻R2的结构形式。能够想到的是，当将分压电路设置为此种形式时，不仅可以使得分压电路的结构更加简单，而且，也可以降低分压电路所需要的造价成本。

当然，在实际应用中，还可以根据实际情况的需要，将分压电路设置在时序控制电路的其它位置，以使得工作人员可以对任意一个VR的下电时间进行控制，由于该操作为本领域技术人员所熟知的内容，所以，在此不作具体赘述。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一优选的实施方式，或门包括第一二极管和第二二极管；

其中，第一二极管的负极与第二二极管的负极相连；

相应的，第一二极管的正极为或门的第一输入端，第二二极管的正极为或门的第二输入端，第一二极管的负极和第二二极管的负极共同构成或门的输出端。

在本实施例中，是提供了一种或门的具体设置方式，也即，是利用两个二极管来组成一个逻辑单元或门。显然，因为二极管不仅在日常生活中较为常见，而且，设计成本也相对较为低廉，所以，当将或门设置为此种结构时，就可以相对降低在搭建或门时的复杂度。

具体请参见图5，图5为本发明实施例所提供第N-1个VR的时序控制电路图的结构图，在该时序控制电路中，是将第N-2个PNP型三极管TVN-2所连接的或门设置为D1+D2的结构形式，也即，利用两个二极管来组成一个或门。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图5，图5为本发明实施例所提供第N-1个VR的时序控制电路图的结构图。作为一种优选的实施方式，上述时序控制电路还包括：延迟电路、NPN型三极管和上拉电阻；

其中，延迟电路的第一端与第N个VR的PG相连，延迟电路的第二端与NPN型三极管TV的基极相连，NPN型三极管的发射极接地，NPN型三极管的集电极分别与上拉电阻和第N-2个或门的第二输入端相连。

在本实施例中，为了进一步提高人们在使用该时序控制电路时的用户体验，还在该时序控制电路中设置了用于调节第N-1个VR进行延迟掉电的延迟电路。具体请参见图5，图5为本发明实施例所提供第N-1个VR的时序控制电路图的结构图，在该时序控制电路中，就是利用延迟电路来调节第N-1个VR的掉电延迟时间。当然，在实际应用中，还可以将延迟电路设置在时序控制电路的其它位置，以使得工作人员可以对任意一个VR的下电延迟时间进行控制。

显然，通过本实施例所提供的技术方案，可以使得该时序控制电路的功能更加灵活与多样。

作为一种优选的实施方式，延迟电路包括：第三电阻R3和电容C；

其中，第三电阻R3的第一端与第N个VR的PG相连，第三电阻R3的第二端分别与电容C的第一端和NPN型三极管TV的基极相连，电容C的第二端与NPN型三极管TV的发射极相连。

具体请参见图5，在本实施例中，是将延迟电路设置为第三电阻R3加电容C的结构形式，也即，是将延迟电路设置为RC电路。显然，因为RC电路在实际生活中不仅较为常见，而且，还具有连接结构简单、便于实现的优点，所以，当将延迟电路设置为此种结构时，还可以相对提高延迟电路在使用过程中的易用性。

相应的，本发明实施例还公开了一种服务器板卡，包括如前述所公开的一种应用于集成电路的时序控制电路。

本发明实施例所提供的一种服务器板卡，具有前述所公开的一种应用于集成电路的时序控制电路所具有的有益效果。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种应用于集成电路的时序控制电路以及一种服务器板卡进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种应用于集成电路的时序控制电路，其特征在于，包括：N个VR，N-1个PNP型三极管以及N-2个或门，N≥3；

其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N-1个PNP型三极管的集电极均接地，N-2个或门的第一输入端均与所述Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，所述第j个或门的输出端与第j个PNP型三极管的基极相连，所述第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N-1个PNP型三极管的基极与所述Vin电源相连，所述第N-1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N-1，1≤j≤N-2。

2.根据权利要求1所述的时序控制电路，其特征在于，N具体为3。

3.根据权利要求1所述的时序控制电路，其特征在于，还包括：分压电路；

其中，所述分压电路连接在所述Vin电源和所述第N-1个PNP型三极管的基极之间。

4.根据权利要求3所述的时序控制电路，其特征在于，所述分压电路包括：第一电阻和第二电阻；

其中，所述第一电阻的第一端与所述Vin电源相连，所述第一电阻的第二端分别与所述第二电阻的第一端和所述第N-1个PNP型三极管的基极相连，所述第二电阻的第二端与所述第N-1个PNP型三极管的集电极相连。

5.根据权利要求1所述的时序控制电路，其特征在于，所述或门包括第一二极管和第二二极管；

其中，所述第一二极管的负极与所述第二二极管的负极相连；

相应的，所述第一二极管的正极为所述或门的第一输入端，所述第二二极管的正极为所述或门的第二输入端，所述第一二极管的负极和所述第二二极管的负极共同构成所述或门的输出端。

6.根据权利要求1至5任一项所述的时序控制电路，其特征在于，还包括：延迟电路、NPN型三极管和上拉电阻；

其中，所述延迟电路的第一端与所述第N个VR的PG相连，所述延迟电路的第二端与所述NPN型三极管的基极相连，所述NPN型三极管的发射极接地，所述NPN型三极管的集电极分别与所述上拉电阻和第N-2个或门的第二输入端相连。

7.根据权利要求6所述的时序控制电路，其特征在于，所述延迟电路包括：第三电阻和电容；

其中，所述第三电阻的第一端与所述第N个VR的PG相连，所述第三电阻的第二端分别与所述电容的第一端和所述NPN型三极管的基极相连，所述电容的第二端与所述NPN型三极管的发射极相连。

8.一种服务器板卡，其特征在于，包括如权利要求1至7任一项所述的一种应用于集成电路的时序控制电路。

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