CN111326613B - 生成具有光发射和/或光接收二极管的器件的方法 - Google Patents

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Abstract

本发明涉及一种用于生成具有光发射和/或光接收二极管(102)的器件(100)的方法，包括：‑在衬底上生成包括被掺杂的第一半导体层和第二半导体层的层的堆叠；‑进行堆叠的第一蚀刻，形成穿过第二层的整个厚度的第一开口；‑在第一开口中生成覆盖第二层侧壁的介电部分(138)；‑进行堆叠的第二蚀刻，使第一开口延伸直到到达衬底，界定出二极管的p‑n结；‑进行使第一开口延伸进入衬底的一部分中的蚀刻；‑在第一开口中生成第一导电部分(148)，形成二极管的第一电极，以及生成被电连接至第二层的第二电极(150)；‑去除衬底，形成准直栅格(160)。

Description

生成具有光发射和/或光接收二极管的器件的方法
技术领域
本发明涉及具有光发射二极管(例如，LED或微型LED)和/或光接收二极管(例如，光电二极管)的器件领域。特别地，本发明涉及一种用于生成具有光发射和/或光接收二极管的器件的方法。本发明尤其适用于以下领域：
-LED照明器件，包括有LED矩阵的电子器件，诸如显示屏，投影仪或图像墙；
-包含光电二极管矩阵的电子或微电子感光器件，例如图像传感器；
-包含光发射二极管和光接收二极管的器件，形成了例如传感器和显示屏。
背景技术
在具有光发射二极管和光接收二极管的器件中，提高这些器件的分辨率是有益的，也就是说，增加器件每个表面单元的有源单元格或者像素的数量。提高分辨率既涉及减小像素的单位尺寸，又涉及改善像素之间的光学间隔以显著降低串扰，串扰即相邻像素之间所发生的光学干涉。在像素包括光发射二极管的情况下，其方向性的增加也有助于获得分辨率的提高。
此外，必须在实现这种分辨率提高的同时，限制与器件的接收灵敏度和/或发射率有关的损耗，这意味着像素的有用表面或敏感表面的减少，也就是说，像素的接收表面和/或发射表面伴随着外围死区的表面(也就是说，不发射光或不接收光的表面)的减少，外围死区对应于例如由二极管的电极所占据的区域以及由被设置在像素之间以及像素周围的绝缘区域所占据的区域。外围死区的表面的这种减小包括在保持或改善像素之间的光学间隔的同时，最小化外围死区的表面在像素周围的宽度。
在当前的器件中，要获得良好的性能，需要生成一种用于光学分离像素的元件，该元件被布置在像素的发射面和/或接收面之上。像素中的这种被称为准直栅格或分隔栅格的光学分离元件使得可以避免相邻像素之间的寄生反射，并且在光电发射器的情况下，使得可以改善光发射的方向性。
通常，在像素被生成之后，准直栅格被转移到像素的顶部。为了不限制像素的有用表面并且获得良好的性能，形成准直栅格的壁被制成为尽可能的薄，例如，对于每个具有有用表面的像素，壁的宽度小于约5μm，还具有重要的高度，例如大于约10μm，有用表面侧面的尺寸(宽度)大约等于40μm，。这样的尺寸导致准直栅格具有高的纵横比(高/宽比)，例如大于2。此外，壁的垂直性，低粗糙度和良好的反射率，使得可以获得不对像素所接收和/或所发射的光信号的反射，衍射和散射进行干扰的准直栅格。
在器件所包括的二极管从其前表面(与位于衬底的生成有二极管的一侧上的面相对的面)进行光发射和/或光接收的情况下，可以在生成器件的互连层(也被称为BEOL(线路后端))的过程中，生成这种准直栅格。在二极管的前表面的一侧上形成的这些互连层之一，可以被专用于生成准直栅格。这种配置使得可以获得高度集成化，从而获得小的体积，以及准直栅格与像素的良好对准。但是，该配置不适用于从二极管的后表面进行光发射和/或光接收的器件，因为互连层会被生成在器件的前表面上。此外，由此获得的准直栅格的高度受到为生成互连层而实施的技术的限制，此高度通常大约在1μm和3μm之间。
因此，在器件从其后表面进行光发射和/或光接收的情况下，通过在生成互连层将器件转移至支撑件上以及移除生成了该器件的衬底之后所实施的特定方法来生成准直栅格。衬底的移除释放了在其上生成了准直栅格的二极管的后表面。在这种情况下，需要解决的主要问题为准直栅格与像素的对准问题，以及具有高纵横比的准直栅格的生成问题。
当将准直栅格同时转移到被转移至同一支撑件上的数个发射器件和/或接收器件的后表面上时(以衬底的规模，或“圆片级”进行转移)，在切割支撑件使器件单元化之前，所获得的对准精度可能小于大约1μm。反过来，对准必须考虑到器件的潜在变形，该潜在变形可能出现在移除生成了该器件的衬底之后。另外，为了生成准直栅格而实施的步骤可能会受到约束，尤其是与用于将器件转移至其支撑件上的技术有关的约束，例如，不超过限度的温度的约束，或者与能够在不损坏器件和支撑件之间的连接界面的情况下所使用化学物质有关的约束。
当在例如毫米大小的单元化光发射和/或光接收器件上生成准直栅格，并且通过例如微柱型或微珠型的电连接将该器件转移至例如对应于ASIC(专用集成电路)类型的有源电路的支撑件上时，由于微电子技术不能再一次用于准直栅格的生成，因此，很难在准直栅格与像素之间获得良好的对准度。鉴于在此规模下可应用的方法和器件的拓扑结构，生成具有高纵横比的准直栅格也很难。此外，在将准直栅格转移至支撑件上之前不能在该器件上生成准直栅格，因为一方面在移除衬底之前，有必要使器件与支撑件集成，以保持整体的良好机械稳定性，并且另一方面，由准直栅格所创建的拓扑结构将使器件很难被转移到其支撑件上。
为了在单元化的光发射和/或光接收器件上生成准直栅格，可以从被预先转移至其支撑件上的器件(例如，每个组装在CMOS芯片上的二极管)中重构晶圆，以便可以使用能够获得生成准直栅格所需的对准度和分辨率性能的微电子技术。这种方法包括将器件及其支撑件集成在晶圆上，然后通过将其浸入封装材料中在不损坏器件的情况下生成平坦的表面。接下来，通过光刻在器件的后表面上生成准直栅格。然而，在这种情况下，必须考虑到与器件各自转移至晶圆上以及重构方法有关的器件的不对准问题，该不对准最终可以达到几微米。而且，高度为几微米以及纵横比大于2的准直栅格需要复杂的光刻方法，而这样的光刻方法需要非常复杂的设备。
发明内容
本发明的目的是提出一种解决方案，以光学分离光发射和/或光接收器件后表面上的相邻像素同时最小化用于管理该分离所占据的器件的表面，从而在像素和用于实现这种光学分离的准直栅格之间提供良好的对准度，该光学分离与具有高纵横比(例如大于或等于2)的准直栅格的生成相兼容，并且可以应用于单元化的器件或被布置在同一支撑件上的多个器件。
为此，本发明提出了一种用于生成具有光发射和/或光接收二极管的至少一个器件的方法，该方法至少包括：
-在衬底上生成至少包括第一半导体层和第二半导体层的层的堆叠，第一半导体层和第二半导体层根据相反的导电类型进行掺杂，第一层被设置在衬底和第二层之间；
-从堆叠的前表面对堆叠进行第一蚀刻，形成穿过第二层整个厚度的第一层开口，堆叠的前表面位于与被布置成抵靠衬底的一侧相对的一侧上，第二层的底壁由第一层所形成；
-在第一开口中生成介电部分，介电部分覆盖至少由第二层所形成的侧壁；
-对堆叠进行第二蚀刻，使第一开口延伸穿过第一层的剩余厚度直到到达衬底为止，第一开口界定出第一层和第二层中形成二极管的p-n结的部分；
-进行附加蚀刻使第一开口延伸进入衬底的部分中；
-生成被布置在第一开口中并且与第一层的部分的侧壁电接触的第一导电部分，形成二极管的第一电极，以及生成被电连接至第二层的部分的第二电极；
-去除衬底，暴露或露出形成了每个二极管的发射面的层堆叠的后表面，并释放第一导电部分中形成准直栅格的部分。
利用这种方法，准直栅格和二极管的第一电极由同一元件(第一导电部分)形成，为了生成准直栅格和二极管的第一电极使用了用于生成二极管的衬底。因此，准直栅格与二极管的第一电极是自对准的，这就限制了器件内的光学损耗，并且消除了在现有技术方法中所遇到的准直栅格相对于二极管的对准问题。这进一步使得可以减小器件内死区的尺寸，因为没有表面由于准直栅格和像素之间的不对准问题而丢失。
在该方法中，形成准直栅格的元件是在去除衬底之前被生成的，这就避免了与可能出现在去除衬底之后的二极管潜在变形有关的问题，并且由于准直栅格的元件是在去除衬底之前被生成的，该方法还消除了与用于将器件转移至其支撑件上的技术有关的约束。
该方法还具有以下优点：使得所生成的准直栅格具有非常良好的几何结构的(以在像素之间获得良好的光学绝缘性能)并且在像素之间具有低的寄生反射。准直栅格尤其可以被生成为使得第一导电部分中形成了该栅格的部分具有例如大于2，或者有利地大于或等于4的纵横比。
由于第一导电部分中形成了准直栅格的部分的形状是由在衬底中生成的第一开口的形状所限定这一事实，该方法还就生成准直栅格的元件的几何结构提供了极大自由度，可以根据需要很容易地进行调整。
该方法还具有能够通过微电子技术在圆片级上以高精度，高鲁棒性和高再现性来实现的优点，而且其还可以用于单元化器件。
该方法有利地将准直栅格的生成与二极管的电极的高效生成相结合，并且有助于对二极管的有用表面进行最优化。
此外，由此产生的准直栅格与二极管的第一电极具有不间断性，这使得二极管上的准直栅格具有更好的机械强度，更低的串扰，以及器件内的寄生反射的减少。
同时生成准直栅格和二极管的第一电极还使得可以减少用以实施生成准直栅格和二极管的第一电极的步骤的总数。
该方法适用于如下器件的生成：该器件的二极管从层堆叠的后表面(位于衬底的布置有层堆叠的一侧上的面)进行光发射和/或光接收。二极管可以在其前表面进行电互连。
当在第一层和第二层之间存在非刻意掺杂的半导体时，二极管的结对应于p-i-n结。
实施了使第一开口延伸的附加蚀刻的衬底的部分的厚度可以在1μm至20μm之间。该深度可以对应于所获得的准直栅格的高度。然而，如果例如在第一导电部分上形成导电材料的附加部分(例如在去除衬底之后)以增加准直栅格的高度，则器件的准直栅格的最终高度可以不同于该深度。有利地，实施了使第一开口延伸的附加蚀刻的衬底的部分可以具有大于3μm的厚度，以便获得高度大于3μm的准直栅格。
实施了使第一开口延伸的附加蚀刻的衬底的部分的厚度与每个第一开口在平行于衬底和层堆叠之间的界面的平面中的最小尺寸(该最小尺寸对应于第一导电部分形成了准直栅格的部分的宽度)的比值可以大于或等于2，或者甚至有利地大于或等于4，该比值对应于第一导电部分中形成了准直栅格的部分的纵横比。
可以对堆叠实施第一蚀刻，以使得第一开口也穿过第一层的部分，并且可以生成介电部分，以使得介电部分在第一开口中覆盖第一层的所述部分的侧壁。这种配置使得可以在第一电极和第二半导体层之间形成良好的电绝缘。
该方法可以为：
-堆叠包括：形成了堆叠的前表面的介电掩模，
-通过介电掩模，实施对堆叠的第一蚀刻和第二蚀刻，以使得通过介电掩模也可以形成第一开口，以及
-介电部分也在第一开口中覆盖介电掩模的侧壁。
该介电掩模还有助于在二极管前表面处实现第一电极和第二电极之间的良好电绝缘性。
可以执行堆叠的第二蚀刻，以使得介电部分的侧壁与第一层的部分的侧壁对准。
该方法可以进一步包括，在对堆叠的第二蚀刻与第一导电部分的生成之间，通过介电掩模生成第二开口，在第二开口中可以至少部分地生成有第二电极。
可以通过以下方式来生成第一电极和第二电极：在第一开口和第二开口中以及在介电掩模上沉积至少一种导电材料，然后实施对导电材料进行平坦化直到介电掩模上为止的步骤。
堆叠可以进一步包括导电层，以使得第二层被布置在导电层和第一层之间，并且可以实施堆叠的第一蚀刻，以使得第一开口穿过导电层，并且界定出导电层的部分，导电层的该部分形成了第二电极中的每个第二电极的部分。
该方法可以进一步包括，在第一导电部分的生成和衬底的去除之间，实施堆叠和衬底到支撑件上的转移，以使得堆叠被布置在衬底和支撑件之间。在这种配置中，堆叠的前表面被布置为面向支撑件。
在堆叠和衬底到支撑件上的转移的过程中，可以通过导电连接元件将二极管的第一电极和第二电极电连接至支撑件来实现堆叠和衬底的转移。
可以针对具有光发射和/或光接收二极管的多个器件共同实施去除衬底的步骤，每个器件包括被转移至支撑件上的堆叠和衬底，并且可以在实施去除衬底的步骤之前，可将具有光发射和/或光接收二极管的器件的支撑件集成在保持晶圆上。
第一开口可以被制成使得其形成围绕着每个二极管的栅格图案。
可以实施蚀刻步骤，使得：界定出光发射二极管的p-n结的每个第一开口在形成于衬底中的底壁的水平处具有最小尺寸，该最小尺寸小于衬底和堆叠之间的界面的水平处的第一开口的最小尺寸，和/或界定出发接收二极管的p-n结的每个第一开口在形成于衬底中的底壁的水平处具有最小尺寸，该最小尺寸大于衬底和堆叠之间的界面的水平处的第一开口的最小尺寸。这种的配置有利于改善光发射二极管的发射的方向性，并且有利于减少光接收二极管之间的串扰。
该方法可以进一步包括，在去除衬底的步骤之后，实施在准直栅格上沉积至少一个抗反射层和/或金属层的步骤，和/或实施增加准直栅格的粗糙度的处理。这些步骤可以改善准直栅格的光学质量。
附图说明
通过阅读纯粹出于指示性目的而给出的示例性实施方案的描述将更好地理解本发明，而在参考附图的同时绝不限制本发明，其中：
-图1A至图1J示出了根据特定实施例用于生成具有光发射和/或光接收二极管的器件的方法的步骤；
-图2示出了根据另一实施例在实施用于生成具有光发射和/或光接收二极管的器件的方法的过程中所获得的中间结构。
在下文所描述的不同附图中，相同，相似或等同的部分具有相同的附图标记，以便于从一个附图转至另一个附图。
为了使附图更清晰，附图中所示的不同部分不必根据统一的比例来显示。
不同的可能性(替代方案和实施例)必须被理解为并不相互排斥，并且还可以被组合在一起。
具体实施方式
图1A至图1J示出了根据特定实施例用于生成具有光发射和/或光接收二极管的器件100的方法的步骤。在该实施例中，器件100包括形成了至少一个二极管矩阵并且作为器件100的像素矩阵的数个二极管102。替代性地，二极管102可以在不形成二极管矩阵的情况下，彼此相邻地被生成，也就是说，在它们之间没有规则的间隔。此外，在下面所描述的特定实施例中，二极管102对应于光发射二极管，此处为LED。
如图1A所示，器件100由包括了例如蓝宝石，和/或硅，和/或半导体(例如类似于用于形成二极管102的有源部分的半导体)，和/或硅化碳，和/或玻璃，和/或任何其他材料的衬底104制成，使得衬底104能够形成生长衬底，从而能够生成形成了二极管102的有源部分的半导体堆叠。衬底104作为用于生成器件100的二极管102的层的沉积和/或生长的支撑件。
在衬底104上形成层的堆叠106。该堆叠106包括将要生成二极管102的材料。
堆叠106包括在衬底104上沉积的，根据第一导电类型(例如，n型)进行掺杂的，第一半导体层108。在此所描述的特定实施例中，该第一层108对应于数个不同的半导体层的叠加，例如n+掺杂的半导体层110，其施主浓度例如大约在5.1017至5.1020个施主/cm3之间，在其上被布置了施主浓度例如大约在1017至5.1019个施主/cm3之间的另一个n-掺杂的半导体层112。例如，层110包括GaN，并且层112包括InGaN。层110的厚度例如大约大于100nm，在此处大约等于3μm，并且层112的厚度例如大约在5nm和500nm之间。第一层108的总厚度，也就是说，在此描述的示例中的层110和层112的厚度之和，例如大约在20nm至10μm之间，并且优选地大约在2μm至4μm之间。此处，层110形成了被布置在层112和衬底104之间的缓冲层，并且尤其用于过滤层112的生长缺陷，以便在层112中将不会再次发现这些缺陷。
替代性地，可以以相同的n型掺杂水平来掺杂层110和层112(不同于与上述情况中的层110为n+型掺杂而层112为n-型掺杂)。
根据另一实施例，第一层108可以对应于n型掺杂半导体的单层，并且其所具有的施主浓度例如大约在1017和5.1020个施主/cm3之间，其包括了例如GaN，以及其厚度例如大约在20nm至10μm之间，并且有利地在约2μm至4μm之间。
堆叠106还包括一个或多个发射层114，例如五个发射层114，每个发射层意为在二极管102中形成量子阱。在图1A中，仅示出了三个发射层114。发射层114包括例如InGaN。每个发射层114被布置在两个势垒层(在图1A-图1J中不可见)之间，包括例如GaN。发射层114被布置在第一层108上。发射层114包括所谓的本征半导体材料，也就是说，非刻意掺杂(例如，残余施主nnid的浓度大约等于10(17)个施主/cm3，或者大约在10(15)和10(18)个施主/cm3之间)。每个发射层114的厚度例如大约等于3nm，并且更普遍地大约在0.5nm与10nm之间，并且每个势垒层的厚度例如大约在1nm与25nm之间。
堆叠106还包括根据第二导电类型进行掺杂的第二半导体层116，其与第一层108的掺杂类型相反，因此这里为p型掺杂，其受主浓度例如大约在1017至5.1019个受主/cm3之间。第二层116被布置在发射层114上。第一层108和第二层116(并且尤其是在此处描述的示例中的层112和层116)旨在形成二极管102的p-n结。第二层116的半导体例如为GaN，并且其厚度例如大约在20nm和10μm之间。
替代性地，可以在第二层116和发射层114之间布置电子阻挡层(在图1A中不可见)，该电子阻挡层包括例如AlGaN，该AlGaN具有例如大约为12％的铝以及p型掺杂的受体浓度例如大约等于1.1017个受体/cm3。
可以使用除了以上所引用的材料之外的其他材料来生成二极管102。
堆叠106还包括导电层118，该导电层旨在在每个二极管102中形成第二电极的一部分(对应于此处所描述的示例中的阳极)，该第二电极将与第二层116的半导体相连接。导电层118被布置在第二层116上。所使用的导电材料为例如光学反射的材料，并且例如对应于铝。
最后，堆叠106还包括旨在形成硬的介电掩模的层120，其被布置在导电层118之上。该层120的材料为例如SiO2。此处的层120的上表面形成了堆叠106的前表面122，该前表面122被设置在与相对于衬底104相反的一侧。
从堆叠106的前表面122对堆叠106实施第一蚀刻，以在堆叠106中形成第一开口124，随后，第一开口将用于生成二极管102的第一电极和器件100的准直栅格(对应于此处所描述的示例中的阴极)。
首先在层120中执行该第一蚀刻，以形成介电掩模126，该介电掩模126将作为用于蚀刻堆叠106的其他层的蚀刻掩模。由介电掩模126中的第一开口124所形成的图案对应于二极管102的第一电极和准直栅格的图案。第一开口124还旨在界定出形成了二极管102的p-n结的第一层108的部分和第二层116的部分。在此处所描述的示例性实施例中，以台面结构或岛结构的形式生成二极管102。另外，在此处所描述的实施例中，二极管102的阴极为器件100的数个二极管102或所有二极管102所共用的阴极。
接下来，根据介电掩模126的图案来实施导电层118的蚀刻。层118的剩余部分128旨在形成二极管102的第二电极的部分。
接下来，根据介电掩模126的图案对第二层116进行蚀刻，从而形成掺杂的半导体部分130以形成二极管102的p-n结的部分(参见图1B)。例如通过利用等离子体炬系统或ICP-RIE(感应耦合等离子体-反应性离子蚀刻)来对层116、层118和层120进行实施反应离子蚀刻。
如图1C所示，仍然根据介电掩模126所限定的图案，通过蚀刻使第一开口124延伸至发射层114和第一层108的厚度的一部分中。该蚀刻在被设置在第一层108中的深度水平处停止，并且使得第一开口124的底壁由第一层108形成。在此处所描述的示例中，蚀刻在被设置在层112中的水平处停止，使得层110和层112的厚度的一部分不被蚀刻。被蚀刻的层112的厚度在图1C中被称为“b”，例如大约在100nm和5μm之间。因此，标记为“e”的层112的剩余厚度取决于对层110和层112的初始厚度的选择，以及对层112中的蚀刻深度的选择。所执行的蚀刻深度的选择，以及因此在第一开口124的底部中的第一层108的剩余厚度的选择，尤其取决于第一层108的初始厚度(并且因此，取决于在此处所描述的实施例中的层110和层112的初始厚度)，以确保第一层108的剩余厚度足以在第一层108的半导体与二极管102的第一电极之间实现良好的电接触，该二极管稍后将在第一开口124中生成。
替代性地，可在层110的上表面的水平处停止该蚀刻，使得不对该层110进行蚀刻，而是对层112的整个厚度进行蚀刻。根据另一实施例，该蚀刻可以在被设置在层110中的水平处停止，使得在第一层108中，只有层110厚度的一部分未被蚀刻。当层110的材料适合于与层116的材料一起形成二极管102的p-n结时，可以设想这两种实施例。
发射层114的剩余部分形成了二极管102的有源区132。该第一蚀刻还形成了被掺杂的半导体部分136的部分134，该掺杂半导体部分136旨在与部分130形成二极管102的p-n结(由于在第一层108和第二层116之间存在发射层114，在此处所描述的示例中为p-i-n结)，(在图1C中，部分134通过虚线从部分136的剩余区域中象征性地被界定)。
在图1C中标记为“a”的第一开口124的尺寸对应于相邻二极管102的两个台面结构之间的距离，该尺寸为例如大约大于或等于50nm，两个相邻二极管102之间的最小距离由所实施的光刻的最小分辨率所限定。该尺寸“a”对应于导电材料的部分的宽度以及两个垂直介电部分的厚度之和，将在二极管102的两个台面结构之间生成导电材料的部分，以形成这些二极管102所共用的阴极，两个垂直介电部分也将被布置在二极管102的两个台面结构之间。因此，尺寸“a”为二极管102之间所产生的阴极的宽度的函数，该宽度尤其根据与在距离外围触点最远的区域中的电流供应有关的可接受损耗进行选择。所实施的蚀刻例如为通过基于Cl2的等离子体进行的干法蚀刻，，或者为例如ICP-RIE的RIE蚀刻。
根据目标应用，台面结构之一的侧面尺寸可以大约在500nm至1mm之间，或者在500nm至几毫米之间。对于使用高功率二极管的应用(例如形成汽车前灯的LED灯泡)，其二极管102的尺寸将大于使用低功率二极管的应用的二极管102的尺寸。
接下来，在介电掩模126上并且沿着第一开口124的壁以保形的厚度(例如约5nm至1μm，最好大约等于200nm)沉积介电层，介电层对应于例如SiN/SiO2双层并形成钝化层，从而覆盖介电掩模126的侧壁、导电部分128、半导体部分130、有源区132和部分136的部分134。介电层还被沉积于形成了第一开口124的底壁的第一层108的未蚀刻部分上。基于所沉积的材料的性质，该介电层例如通过PECVD(等离子体增强化学气相沉积)或ALD(原子层沉积)类型的沉积而形成。
接下来，实施各向异性蚀刻，例如诸如RIE蚀刻的干法蚀刻，使得被设置在第一开口124中，且不覆盖二极管102的台面结构的侧壁的介电层的部分被移除，从而暴露出在第一开口124的底部所发现的第一层108的部分。覆盖于介电掩模126的上表面的该介电层的部分也被移除。因此，仅介电层中覆盖介电掩模126的侧壁的部分138、导电部分128、半导体部分130、有源区132和半导体部分136的部分134被保持在第一开口124中。
如图1D所示，实施堆叠106的第二蚀刻，使第一开口124延伸穿过第一半导体层108的剩余厚度直到到达衬底104，也就是说，直到由衬底104所形成的第一开口124的底壁。该第二蚀刻使得可以在半导体部分136之间进行彼此界定，并且完成二极管102的台面结构的形成。该第二蚀刻使得可以暴露出将要形成用于二极管102的第一电极的电接触区域的、部分136的侧壁140。
在该第二蚀刻结束时，介电掩模区126，导电部分128，半导体部分130和136，有源区132和介电部分138形成了台面结构，也就是说，以岛状形式将堆叠布置在衬底104上。每个二极管102的每个台面结构在这些结构所在的平行于衬底104的表面的平面上具有一个截面，例如盘形。因此，每个台面结构都可以形成圆柱形的岛状结构。可以设想不同形状的台面结构，例如铺装形状。
通过实施各向异性蚀刻的另一附加步骤，例如RIE或DRIE类型，并且对于二极管102的材料(而不是衬底104的材料)进行选择性蚀刻，以使第一开口124延伸穿过衬底104厚度的部分(在图1E中称为“c”)。
将在第一开口124中生成第一导电部分，以形成二极管102的第一电极以及器件100的准直栅格。衬底104中的第一开口124的部分的深度“c”对应于将在该方法结束时所获得的准直栅格的高度。因此，该深度“c”的值取决于二极管102的类型以及期望的分离性能和/或聚焦性能。例如，当二极管102对应于LED时，深度“c”例如大约在1μm至20μm之间，并且有利地大约大于或等于10μm。例如，对于侧面尺寸等于40μm的像素，深度“c”例如等于10μm。
考虑将每个称为“d”的部分138的厚度，则衬底104中的每个第一开口124的宽度或更宽泛的水平尺寸等于“a-2d”。因此，选择尺寸a，c和d，以使得第一开口124的纵横比(高度/宽度)有利地大于或等于2，或者甚至大于或等于4。
接下来，通过介电掩模126生成第二开口142，从而形成用于生成二极管102的第二电极的位置(图1E)。这些第二开口142穿过介电掩模126的整个厚度，以使第二开口142的底壁由导电部分128所形成。该蚀刻为例如ICP-RIE型的蚀刻。
接下来，将第一导电材料144沉积于第一开口124和第二开口142中以及介电掩模126上(图1F)。适保形地沉积该第一导电材料144，也就是说，在介电掩模126上并且沿着第一开口124和第二开口142的侧壁和底壁，形成基本上恒定厚度的层。在此处所描述的示例性实施例中，通过沉积(例如PVD型的沉积)厚度例如约在5nm至300nm之间的第一钛层，随后通过沉积(例如PVD型的沉积)厚度例如约在5nm至1μm之间的第二铝层，来形成的第一导电材料144。选择所实施的沉积技术，以沉积技术适合于由第一开口124所形成的体积的高纵横比，并且例如对应于那些所实施的沉积出导电通孔或TSV(硅通孔)的导电材料。
第一导电材料144在第一开口124中与半导体部分136的侧壁140电接触，并且在第二开口142的底壁处与部分128电接触。
如图1G所示，在填充第一开口124和第二开口142的剩余体积的同时，沉积第二导电材料146。在图1G中，该第二导电材料146的厚度使其也覆盖被布置在介电掩模126上的第一导电材料144的部分。第二导电材料146例如为铜，其可以通过实施完整的晶圆电化学沉积(ECD)而形成，也就是说，在先前所生成的整个结构上形成。
之后的器件100的二极管102通过实施化学机械平坦化(CMP)来完成，以去除从第一开口124和第二开口142延伸的第一导电材料144的部分和第二导电材料146的部分(参见图1H)。这种平坦化使得可以将存在于第一开口124中的导电材料相对于被布置在第二开口142中的导电材料电绝缘。
存在于第一开口124中的导电材料形成了在二极管102的台面结构的整个高度上延伸的第一导电部分148，其在侧壁140处统一地被电连接至半导体部分136，并且延伸至衬底104中。这些被设置在二极管102的台面结构上的第一导电部分148的部分形成了二极管102的第一电极，并且这些被设置在层108和衬底104中的第一导电部分148的部分旨在形成之后的器件100的准直栅格。
被设置在第二开口142中的导电材料形成了对应于二极管102的第二电极的第二导电部分150，每个第二导电部分通过导电部分128之一与半导体部分130之一进行电接触。
所获得的结构包括基本平坦的上表面147，其由第一导电部分148、第二导电部分150，介电部分138和介电掩模126的上表面形成。该面147对应于二极管102的前表面，在该前表面将与电极生成电连接。
由于垂直介电部分138，第一导电部分148与半导体部分130和有源区132为电绝缘。可以选择介电部分138的厚度“d”，使得当二极管102受到例如4伏特量级的电位差(施加在阴极和阳极之间)时，每个二极管102可以容许可接受的泄漏电流，例如小于流经二极管102的标称电流的1％左右。根据用于生成介电部分138的材料，介电部分138的最小厚度例如大约在3nm与5nm之间，或在3nm与4nm之间。
为了保证二极管102的第一电极和第二电极之间的电绝缘性，并且为了避免存在于面147上的可能在两个电极之间产生短路的导电材料144和146，有利地实施平坦化步骤，直到第一导电部分148和第二导电部分150相对于部分138和介电掩模126的介电材料出现过蚀刻，在第一导电部分148和第二导电部分150中形成在这些部分的上表面出的凹陷。相对于上表面147的平面，这些凹陷的深度可以大约在5nm到150nm之间。可以通过调整蚀刻各向异性，并由于部分138和掩模126的介电材料与导电部分148、150的材料之间所存在的蚀刻选择性，而获得这种过蚀刻，在本文所述的方法中，所实施的CMP会根据材料的不同而具有不同的磨损速度，导电部分148、150的材料的磨损比部分138和掩模126的介电材料的磨损更快。这导致在上表面147处，相对于介电部分138和介电掩模126移除了导电部分148、150的材料。因此，由于实现的平坦化的固有特性，二极管102的电极彼此保持完全绝缘。这种过蚀刻也可以通过RIE蚀刻方法来实现。
在上述实施例中，半导体部分136为n型，而半导体部分130为p型。替代性地，半导体部分136可为p型，而半导体部分130可为n型。在该实施例中，第一导电部分148形成二极管102的阳极，第二导电部分150与导电部分128一起形成二极管102的阴极。
在上表面147处所获得的基本平坦的表面，使得可以容易地使由诸如电子电路的任何类型的支撑件，来生成的二极管102的矩阵杂交。例如，可以通过将二极管102的矩阵直接键合(也称为通过分子粘附的分子键合)至电子电路，或者通过借助于二极管102的矩阵和电子电路之间的电连接元件，来在二极管102的矩阵与对应于电子电路的支撑件之间进行杂化。例如，M.Martinez等人发表于Thin Solid Films 530(2013)96-99上的文献“通过原位和定量透射电子显微镜观察到的铜直接键合的机制(Mechanisms of copper directbonding observed by in-situ and quantitative transmission electronmicroscopy)”描述了直接键合的实施细节。
在图1I所示的非限制性示例性实施例中，二极管102的矩阵被转移至包括了电连接元件154的支撑件152上，二极管102的第一电极和第二电极被电连接至该电连接元件154。对应于二极管102的前表面的二极管102的矩阵的面147被布置为面向支撑件152。电连接元件154例如对应于由易熔合金(包括例如SnAg和/或铟)所制成的珠子，或覆盖有焊接材料或微插件或微管的铜柱。
该支撑件152可以对应于包括了例如CMOS电子部件的电子电路，二极管102的矩阵被转移至电子电路上，并且二极管102的矩阵被电连接至该电子电路。这种电子电路尤其可以用于电控制对应于例如光发射二极管的二极管102，和/或处理由对应于例如光电二极管的二极管102所输出的信号。替代性地，支撑件152可以对应于不包括电子部件的无源元件，诸如例如卡或有机衬底。
在图1I所示的示例性实施例中，在将二极管转移至支撑件152上之前，在面147上抵靠二极管102的第一电极和第二电极，生成UBM(凸点下金属)类型的连接垫156。连接垫156确保了二极管102的第一电极和第二电极与电连接元件154之间良好的电接触。
在将二极管102的矩阵转移至支撑件154上的过程中，衬底104的存在使得可以确保足够的机械刚度来对其进行处理，并且使二极管102的矩阵与支撑件154成为一体。
在该转移之后，去除衬底104从而释放二极管的后表面158取决于二极管102是光发射二极管还是光接收二极管，光通过该后表面158进入二极管或者射出二极管。所实施的用于去除衬底104的技术必须考虑到被设置在衬底104中并且旨在形成准直栅格的第一导电部分148的部分的存在。因此，所实施的移除方法对于存在于衬底104中的第一导电部分148的材料为选择性的。例如，可以首先通过实施非选择性方法，例如通过珩磨，移除第一导电部分148未延伸的衬底104的厚度的一部分，然后以选择性的方式，例如通过化学或物理蚀刻，移除衬底104的剩余部分。也可以通过激光剥离来移除衬底104。当衬底104包含蓝宝石时，可以通过RIE等离子体蚀刻来去除所述衬底104。根据衬底104的材料，来调整实现去除衬底104的技术。
在去除衬底104之后所获得的结构如图1J所示。从衬底104所释放的第一导电部分148的部分至少部分地形成器件100的准直栅格160。
可选地，在去除衬底104之后，可以在准直栅格160上沉积一层或多层材料，和/或对准直栅格160进行一层或多层表面处理。例如，可以实施旨在改善准直栅格160的性能的处理。该处理可以包含在准直栅格160上沉积金属材料，从而改善准直栅格160的光学质量，例如准直栅格160的抗反射特性。这种处理(例如蚀刻)还可以增加准直栅格160的粗糙度。相对于二极管102的后表面158，该处理可以为选择性的或者非选择性的。
在上述特定实施例中，器件100有利地包含了二极管矩阵102(为光发射二极管)，微电子器件能够形成具有LED(显示屏，投影仪，图像墙等)的显示设备的部分。该二极管102矩阵包含形成了所有二极管102共用的阴极的第一导电部分148，并且每个二极管102包含形成了阳极的第二导电部分150，阳极使得可以对每个二极管102执行单独寻址。
替代性地，微电子器件100可以包含二极管矩阵102，其中的二极管为光接收二极管或光电二极管。在该实施例中，二极管102的阳极和阴极不用于向二极管102供应电流，而是用于恢复二极管102的光生电流。
根据另一实施例，无论二极管102是对应于发光二极管还是光电二极管，二极管102的台面结构可以不包含介于被掺杂的半导体部分130和136之间的层(对应于发射有源区或本征半导体部分)，那么p型和n型掺杂的半导体被布置成直接抵靠彼此。
在先前所描述的特定实施例中，生成第一导电部分148，使得形成准直栅格160的部分包含基本垂直于二极管102的后表面158的侧壁。替代性地，形成于这些侧壁与二极管102的后表面158之间的角度可以不等于90°。
例如，当二极管102对应于发光二极管时，可以生成第一开口124，使得其在被设置在衬底104的底壁的水平处的宽度，小于其在衬底104和形成二极管102的p-n结的层堆叠之间的界面的水平处的宽度。因此，第一开口124的该轮廓被布置在形成准直栅格160的第一导电部分148的部分上。当二极管102对应于发光二极管时，准直栅格160的这种特定轮廓是有益的，因为这种准直栅格使得可以减少由二极管102发射的光的寄生反射。
当二极管102对应于光接收二极管时，准直栅格160可以生成为与上述轮廓相反的轮廓，也就是说，使得第一导电部分148在被设置在衬底104的底壁的水平处的宽度，大于其在衬底104和形成二极管102的p-n结的层堆叠之间的界面的水平处的宽度。当二极管102对应于光电二极管时，准直栅格160的这种特定轮廓是有益的，因为这样的准直栅格160使得可以减小二极管102之间的串扰效应。
根据一替代性实施例，在去除衬底104之后，可以在其厚度的一部分上部分地蚀刻层110，以增加第一导电部分148中形成准直栅格160的部分的高度。
根据一替代性实施例，可以针对多个器件100共同实施去除衬底104和可选地部分地蚀刻层110的步骤。如图2所示，分别包括被转移至支撑件152上的二极管102但仍包括衬底的之后的数个器件100被转移至保持晶圆200上，并且衬底104例如通过临时粘合层202被保持到该晶圆上。在图2所示的示例中，之后的器件100由封装材料204进行保护，该封装材料204包括例如聚合物，围绕着器件100形成，但是其并未覆盖之后的器件100的衬底104，以使这些衬底104为可触及的。接下来，可以通过实施先前所描述的技术来去除之后的器件100的衬底104，并且由于存在封装材料204，因此其可以在没有损坏二极管102的风险的情况下进行。在去除衬底104之后，例如通过溶解，移除封装材料204，并且将器件100从保持板200上提起。替代性地，可在移除封装材料204之前，共同实施对器件100的准直栅格160的处理步骤。

Claims (14)

1.一种用于生成具有光发射和/或光接收二极管(102)的至少一个器件(100)的方法，该方法至少包括：
-在衬底(104)上生成至少包括第一半导体层(108)和第二半导体层(116)的层的堆叠(106)，所述第一半导体层(108)和所述第二半导体层(116)根据相反的导电类型进行掺杂，所述第一半导体层(108)被布置在所述衬底(104)和所述第二半导体层(116)之间；
-从所述堆叠(106)的前表面(122)对所述堆叠(106)进行第一蚀刻，形成穿过所述第二半导体层(116)整个厚度的第一开口(124)，所述前表面(122)位于与被布置成抵靠所述衬底(104)的一侧相对的一侧上，所述第二半导体层(116)的底壁由所述第一半导体层(108)形成；
-在所述第一开口(124)中生成介电部分(138)，所述介电部分(138)覆盖至少由所述第二半导体层(116)所形成的侧壁；
-对所述堆叠(106)进行第二蚀刻，使所述第一开口(124)延伸穿过所述第一半导体层(108)的剩余厚度直到到达所述衬底(104)为止，所述第一开口(124)界定出所述第一半导体层(108)和所述第二半导体层(116)中形成所述二极管(102)的p-n结的半导体部分(136，130)；
-进行附加蚀刻使所述第一开口(124)延伸进入所述衬底(104)的部分中；
-生成被布置在所述第一开口(124)中并且与所述第一半导体层(108)的所述半导体部分(136)的侧壁(140)电接触的第一导电部分(148)，形成所述二极管(102)的第一电极，以及生成被电连接至所述第二半导体层(116)的所述半导体部分(130)的第二电极；
-去除所述衬底(104)，暴露出所述二极管(102)中每个二极管的后表面(158)，并且释放所述第一导电部分(148)中形成准直栅格(160)的部分。
2.根据权利要求1所述的方法，其中，实施了使所述第一开口(124)延伸的附加蚀刻的所述衬底(104)的所述部分的厚度在1μm到20μm之间，和/或，其中，实施了使所述第一开口(124)延伸的附加蚀刻的所述衬底(104)的所述部分的厚度与每个第一开口(124)在平行于所述衬底(104)和所述堆叠(106)之间的界面的平面中的最小尺寸之间的比值大于或等于2。
3.根据权利要求1或2所述的方法，其中：
-实施对所述堆叠(106)的所述第一蚀刻，以使得所述第一开口(124)也穿过所述第一半导体层(108)的半导体部分(136)的部分(134)；以及
-生成所述介电部分(138)，以使得所述介电部分在所述第一开口(124)中覆盖所述第一半导体层(108)的半导体部分(136)的所述部分(134)的侧壁。
4.根据权利要求1或2所述的方法，其中
-所述堆叠(106)包括：形成所述堆叠(106)的所述前表面(122)的介电掩模(126)，
-通过所述介电掩模(126)实施对所述堆叠(106)的所述第一蚀刻和所述第二蚀刻，以使得所述第一开口(124)也穿过所述介电掩模(126)，以及
-所述介电部分(138)也在所述第一开口(124)中覆盖所述介电掩模(126)的侧壁。
5.根据权利要求4所述的方法，其中，执行对所述堆叠(106)的所述第二蚀刻，以使得所述介电部分(138)的所述侧壁与所述第一半导体层(108)的所述半导体部分(136)的所述侧壁(140)对准。
6.根据权利要求4所述的方法，进一步包括：在对所述堆叠(106)的所述第二蚀刻和生成所述第一导电部分(148)之间，通过所述介电掩模(126)生成第二开口(142)，在所述第二开口(142)中至少部分地生成有所述第二电极。
7.根据权利要求6所述的方法，其中，通过以下方式来生成所述第一电极和所述第二电极：在所述第一开口(124)和所述第二开口(142)中以及在所述介电掩模(126)上沉积至少一种导电材料(144，146)，然后实施对所述导电材料(144，146)进行平坦化直到所述介电掩模(126)上为止的步骤。
8.根据权利要求1或2所述的方法，其中，所述堆叠(106)进一步包括导电层(118)以使得所述第二半导体层(116)被布置在所述导电层(118)与所述第一半导体层(108)之间，并且其中，执行所述堆叠(106)的所述第一蚀刻，以使得所述第一开口(124)穿过所述导电层(118)并且界定出所述导电层(118)的部分(128)，所述导电层(118)的该部分(128)形成了所述第二电极中的每个第二电极的部分。
9.根据权利要求1或2所述的方法，进一步包括：在生成所述第一导电部分(148)与去除所述衬底(104)之间，实施所述堆叠(106)和所述衬底(104)到支撑件(152)上的转移，以使得所述堆叠(106)被布置在所述衬底(104)和所述支撑件(152)之间。
10.根据权利要求9所述的方法，其中，在实施所述堆叠(106)和所述衬底(104)到所述支撑件(152)上的转移期间，所述堆叠(106)和所述衬底(104)的转移通过电连接元件(154)来实现，所述电连接元件(154)将所述二极管(102)的所述第一电极和所述第二电极电连接至所述支撑件(152)。
11.根据权利要求9所述的方法，其中，针对具有光发射二极管和/或光接收二极管(102)的多个器件(100)共同实施去除所述衬底(104)的步骤，每个二极管(102)包括被转移至支撑件(152)上的堆叠(106)和衬底(104)，并且其中，在实施去除所述衬底(104)的步骤之前，具有光发射二极管和/或光接收二极管(102)的所述器件(100)的所述支撑件(152)被集成在保持晶圆(200)上。
12.根据权利要求1或2所述的方法，其中，生成所述第一开口(124)，以使得所述第一开口(124)形成围绕所述二极管(102)中每个二极管的栅格图案。
13.根据权利要求1或2所述的方法，其中，实施所述蚀刻步骤以使得：
-界定出光发射二极管(102)的所述p-n结的所述第一开口(124)中的每个第一开口在形成于所述衬底(104)中的底壁的水平上具有最小尺寸，所述最小尺寸小于所述第一开口(124)在所述衬底(104)和所述堆叠(106)之间的界面的水平上的最小尺寸；和/或
-界定出光接收二极管(102)的所述p-n结的所述第一开口(124)中的每个第一开口在形成于所述衬底(104)中的底壁的水平上具有最小尺寸，所述最小尺寸大于所述第一开口(124)在所述衬底(104)和所述堆叠(106)之间的界面的水平上的最小尺寸。
14.根据权利要求1或2所述的方法，进一步包括：在去除所述衬底(104)的步骤之后，实施在所述准直栅格(160)上沉积至少一个抗反射层和/或金属层的步骤，和/或实施增加所述准直栅格(160)粗糙度的处理。
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