CN111313910A - 空间通信应用的低密度奇偶校验码编码器装置 - Google Patents

空间通信应用的低密度奇偶校验码编码器装置 Download PDF

Info

Publication number
CN111313910A
CN111313910A CN201911136991.5A CN201911136991A CN111313910A CN 111313910 A CN111313910 A CN 111313910A CN 201911136991 A CN201911136991 A CN 201911136991A CN 111313910 A CN111313910 A CN 111313910A
Authority
CN
China
Prior art keywords
input
output
enable
unit
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911136991.5A
Other languages
English (en)
Other versions
CN111313910B (zh
Inventor
陈为刚
王瑞雪
韩昌彩
杨晋生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianjin University
Original Assignee
Tianjin University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianjin University filed Critical Tianjin University
Priority to CN201911136991.5A priority Critical patent/CN111313910B/zh
Publication of CN111313910A publication Critical patent/CN111313910A/zh
Application granted granted Critical
Publication of CN111313910B publication Critical patent/CN111313910B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明属于数字通信差错控制编码领域，具体涉及一种空间通信应用的低密度奇偶校验码编码器装置。本发明针对深空应用LDPC码的传统编码方法中的矩阵乘法运算所用到的逻辑资源较多的问题，提出了使用校验矩阵H进行变换后得到的更小的稠密矩阵进行编码的电路实现方案。本发明的编码器装置包括控制电路、输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元，其实现复杂度与码长呈线性关系，与传统的LDPC码的编码方法即使用信息位与生成矩阵相乘的编码方法相比，本发明的方法使用更少的逻辑资源，实现方式简单，便于在通信系统中应用。

Description

空间通信应用的低密度奇偶校验码编码器装置
技术领域
本发明属于数字通信差错数字编码领域，具体涉及空间通信应用的低密度奇偶校验码编码器装置。
背景技术
在空间通信中，信号的传输距离长，信息损耗大，以致使接收端接收到的信噪比极低，因此，需要采用高编码增益的信道编码技术保证信息的可靠传输。
针对深空应用，空间数据系统咨询委员会(CCSDS)提出将基于图论的低密度奇偶校验码(LDPC码)应用于新一代空间遥测信道。随着码长不断增加，这类LDPC码可以实现最小距离的线性增长，因此具有较优异的纠错性能。
在CCSDS标准中，传统的LDPC码的编码方法为利用生成矩阵G与信息码块相乘得到码字c。具体编码过程为，将校验矩阵H分为两个矩阵即H＝[Q P]，其中Q为H的前KM(码率为1/2时K＝2)列，其大小为3M*KM，P为H的后3M列，其大小为3M*3M，定义W＝(P-1Q)T，W是KM*3M的稠密循环矩阵，则生成矩阵G＝[I W]，其中I是KM*KM的单位矩阵；最后将G的后M列删余后得到KM*(K+2)M的矩阵并与信息码块相乘就能得到最后的码字c。由于生成矩阵G的前KM列是一个单位矩阵I，因此单位矩阵与信息码块相乘还是信息码块，因此只需要将W矩阵的前KM列与信息码块相乘即可。
由于CCSDS标准中的LDPC码是一类准循环码，生成矩阵G具有准循环特性，W的前KM列是4K*8个
Figure BDA0002279835440000021
的准循环矩阵。编码时使用存储器存储W矩阵的前KM列中每一个子块的第一行，因此对于码率为1/2的LDPC码，需要利用存储器存储64个维度为
Figure BDA0002279835440000022
的稠密矩阵。
发明人在实现本发明的过程中，发现传统编码技术中存在以下缺点和不足：
由于W矩阵是稠密的，因此编码实现需要的运算量较大，浪费的硬件资源也较多。以上两个方面造成该类LDPC码的编码器的实现复杂度与功耗等都面临一定的挑战。因此为了减少运算量并降低硬件资源的使用量，本发明针对基于CCSDS标准的LDPC码，提出了一种深空应用的LDPC码编码器装置的实现方法。
发明内容
本发明的目的在于：针对现有技术的不足，而提出的一种空间通信应用的低密度奇偶校验码编码器装置，该装置有效地解决了上述存在的缺陷。
为实现上述目的，本发明采用如下技术方案：
一种空间通信应用的低密度奇偶校验码编码器装置，包括控制电路、分别与所述控制电路相连接的输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元；
所述控制电路输出的m1输入使能和m2输入使能连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述控制电路输出的编码运算使能作为输出使能连接所述输入信息比特交织后多副本存储单元，所述控制电路输出的编码运算使能作为所述编码运算单元的编码使能，所述控制电路输出的p1输入使能分别连接所述输入信息比特交织后多副本存储单元、所述编码运算单元和所述输出缓存单元，所述控制电路输出的p2输入使能连接所述编码运算单元和所述输出缓存单元，所述控制电路输出的输出缓存使能作为所述输出缓存单元的输出使能以及整个编码器的编码输出使能，输入信息连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述输入信息比特交织后多副本存储单元的输出连接所述编码运算单元，所述编码运算单元输出的校验位p1和校验位p2连接所述输出缓存单元，所述输出缓存单元输出编码后的码字，其中，m1和m2分别为信息位的前半段和后半段，p1和p2分别为校验位的前半段和后半段。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述控制电路包括一个计数器和一个计数比较器；
编码器的工作使能控制所述计数器计数的开始与结束，所述计数器输出的计数值作为所述计数比较器的输入，所述计数比较器在所述计数器的计数值为0-(M-1)时，将m1的输入使能置为1，所述计数比较器在所述计数器的计数值为M-(2M-1)时，将m2的输入使能置为1，所述计数比较器在所述计数器的计数值为(2M-1)-3M时，将编码运算使能置为1，所述计数比较器在所述计数器的计数值为(4M+3)-(5M+2)时，将p1输入使能置为1，所述计数比较器在所述计数器的计数值为(5M+3)-(6M+2)时，将p2输入使能置为1，所述计数比较器在所述计数器的计数值为(6M+3)-(8M+2)时，将编码输出使能置为1，其中，对于码率为1/2的LDPC码来说，信息位为1024比特的LDPC码的M＝512，信息位为4096比特的LDPC码的M＝2048，信息位为16384比特的LDPC码的M＝8192。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述输入信息比特交织后多副本存储单元包括
Figure BDA0002279835440000041
及中间变量
Figure BDA0002279835440000042
(k＝7、8)存储单元、
Figure BDA0002279835440000043
及中间变量
Figure BDA0002279835440000044
(k＝5、6、7、8)的存储单元，其中，πk表示M*M的置换矩阵，k∈{1,2,3,4,5,6,78}，πk的第i行中非零元素1位于第πk(i)列，i∈{1,2,…,M-1}，并由公式
Figure BDA0002279835440000045
计算得到，其中
Figure BDA0002279835440000046
表示向下取整，mod表示取模运算，θk、φk(j,M)(j＝0,1,2,3)的值通过预设的数值表进行查找。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述
Figure BDA0002279835440000047
及中间变量
Figure BDA0002279835440000048
(k＝7、8)的存储单元包括一个地址生成器一、两个地址生成器二和三个RAM存储器；其中，所述地址生成器一包括计数器1和计数器2，两个计数器的计数值均为0-(M-1)，在m1的输入使能或者p1的输入使能是高电平时所述计数器1生成所述RAM存储器的写地址，在m1的输出使能或者p1输入使能为高电平时所述计数器2生成所述RAM存储器的读地址；其中，所述地址生成器二包括计数器3、计数器4和一个计数控制器，两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时所述计数器3的计数值输出给所述计数控制器，所述计数控制器控制所述计数器3的计数值并生成所述RAM存储器的写地址，在m1的输出使能是高电平时所述计数器4生成所述RAM存储器的读地址；三个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，三个所述RAM存储器存储的内容以及输出分别为
Figure BDA0002279835440000051
以及
Figure BDA0002279835440000052
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，
Figure BDA0002279835440000053
及
Figure BDA0002279835440000054
的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，五个所述RAM存储器存储的内容及输出分别为
Figure BDA0002279835440000055
以及
Figure BDA0002279835440000056
其中，k＝5、6、7、8。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述编码运算单元包括t1计算单元、t3计算单元、t4计算单元、t4及πk×t4的存储单元、
Figure BDA0002279835440000057
计算单元和
Figure BDA0002279835440000058
计算单元，其中，t1、t3、t4、πk×t4均为中间变量，t1为
Figure BDA0002279835440000059
与
Figure BDA00022798354400000510
的异或；t3为
Figure BDA00022798354400000511
Figure BDA00022798354400000512
以及
Figure BDA00022798354400000513
的异或；t4为辅助矩阵T乘以t3，所述辅助矩阵T＝(IM+(π7+π8))·(π2+π2+π2)-1，(·)-1表示矩阵的逆运算，T的维度为M×M；k＝1,2,3,4。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述t1计算单元为一个二输入的异或门，
Figure BDA00022798354400000514
是所述二输入的异或门的输入，p1输入使能为1时，所述t1计算单元处于工作状态，p1输入使能为0时，所述t1计算单元不工作，所述二输入的异或门的输出为t1。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述t3计算单元为一个七输入的异或门，
Figure BDA0002279835440000061
Figure BDA0002279835440000062
和
Figure BDA0002279835440000063
是所述七输入的异或门的输入，所述t3计算单元在编码使能为1的第二个时钟时处于工作状态，编码使能为0时，所述t3计算单元不工作，所述七输入的异或门的输出为t3。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述t4计算单元包括若干个依次连接的ROM存储器、循环移位寄存器、乘法器、加法器、寄存器、选择器，其中，第一ROM存储器输出连接第一循环移位寄存器，第二ROM存储器输出连接第二循环移位寄存器，第三ROM存储器输出连接第三循环移位寄存器，第四ROM存储器输出连接第四循环移位寄存器；所述第一循环移位寄存器、所述第二循环移位寄存器、所述第三循环移位寄存器和所述第四循环移位寄存器与所述选择器之间均包括有M/4个相同的支路，每个所述支路均包括有依次相连的乘法器、加法器、寄存器，寄存器的输出端分别连接加法器和选择器，所述选择器的输出为t4，编码使能为高电平时所述t4计算单元工作，编码使能为低电平时所述t4计算单元不工作。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述第一存储器中存储辅助矩阵T的B11、B21、B31、B41的第一列，所述第二存储器中存储辅助矩阵T的B12、B22、B32、B42的第一列，所述第三存储器中存储辅助矩阵T的B13、B23、B33、B43的第一列，所述第三存储器中存储辅助矩阵T的B14、B24、B34、B44的第一列，其中，B11、B21、B31、B41、B12、B22、B32、B42、B13、B23、B33、B43、B14、B24、B34、B44是辅助矩阵T的16个循环矩阵，每个循环矩阵的维数为M/4*M/4，所述辅助矩阵T为：
Figure BDA0002279835440000071
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述t4及中间变量πk×t4的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽均为1比特，深度为M，五个所述RAM存储器存储以及输出的内容分别为t4、π1×t4、π2×t4、π3×t4及π4×t4，其中，k＝1、2、3、4。
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述
Figure BDA0002279835440000072
计算单元为一个二输入的异或门，t4和π1×t4均是所述二输入异或门的输入，t4和π1×t4异或得到
Figure BDA0002279835440000073
当p1输入使能为高电平时所述
Figure BDA0002279835440000074
计算单元为工作状态，当p1输入使能为低电平时所述
Figure BDA0002279835440000075
计算单元不工作，所述
Figure BDA0002279835440000076
计算单元输出
Figure BDA0002279835440000077
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述
Figure BDA0002279835440000081
计算单元为一个四输入的异或门，t1、π2×t4、π3×t4及π4×t4是所述四输入的异或门的输入，t1、π2×t4、π3×t4及π4×t4异或得到
Figure BDA0002279835440000082
当p2输入使能为高电平时所述
Figure BDA0002279835440000083
计算单元为工作状态，当p2输入使能为低电平时所述
Figure BDA0002279835440000084
计算单元不工作，所述
Figure BDA0002279835440000085
计算单元输出
Figure BDA0002279835440000086
作为对本发明中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述输出缓存单元包括一个FIFO和一个选择器，所述选择器的输入为m1的输入使能、m2的输入使能、p1输入使能、p2输入使能、信息位m、校验位
Figure BDA0002279835440000087
校验位
Figure BDA0002279835440000088
输出连接所述FIFO，当m1的输入使能或m2的输入使能为高电平时，所述选择器输出信息位m，当p1输入使能为高电平时所述选择器输出校验位
Figure BDA0002279835440000089
p2输入使能高电平时所述选择器输出校验位
Figure BDA00022798354400000810
在输出使能为高电平时所述FIFO输出码字，所述FIFO输入输出的数据位宽均为1比特，深度为2M。
本发明的有益效果在于：本发明提出了一种空间通信应用的低密度奇偶校验码编码器装置，该装置的实现复杂度较低且比传统的编码方法所使用的硬件资源更少。
Figure BDA00022798354400000811
(k＝7,8)、
Figure BDA00022798354400000812
(k＝5、6、7、8)及πk×t4(k＝1、2、3、4)的计算是通过将
Figure BDA00022798354400000813
和t4按照πk相应列的位置存储在RAM中，其读写地址使用地址生成器产生。t4的计算是t4＝T×t3，其中T是一个M*M的稠密矩阵，是传统的生成矩阵G(大小为2M*2M)的1/4，所需要的ROM存储器数量是传统方法的1/2，每个ROM存储器的深度也是传统方法的1/2，且所需要的加法器和乘法器的个数均为M，传统编码方法所需要的加法器和乘法器的个数均为2M，本方法所需要的加法器和乘法器是传统编码方法的1/2。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施方式及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明编码器装置的结构示意图；
图2是本发明提供的控制电路的结构示意图；
图3是本发明提供的输入信息比特交织后多副本存储单元的结构示意图；
图4是本发明提供的
Figure BDA0002279835440000091
及中间变量
Figure BDA0002279835440000092
(k＝7、8)存储单元的结构示意图；
图5是本发明提供的地址生成器一的结构示意图；
图6是本发明提供的地址生成器二的结构示意图；
图7是本发明提供的
Figure BDA0002279835440000093
及中间变量
Figure BDA0002279835440000094
(k＝5、6、7、8)存储单元的结构示意图；
图8是本发明提供的编码运算单元的结构示意图；
图9是本发明提供的t4计算单元的结构示意图；
图10是本发明提供的中间变量t4及πk×t4(k＝1、2、3、4)存储单元的结构示意图；
图11是本发明提供的输出信息缓存单元的结构示意图；
其中，各标号对应信息如下：
1-控制电路；2-输入信息比特交织后多副本存储单元；3-编码运算单元；4-输出缓存单元；21-m存储单元；22-m1、
Figure BDA0002279835440000101
存储单元；23-m2、
Figure BDA0002279835440000102
存储单元；41-选择器；42-FIFO；211-地址生成器一；212：地址生成器二。
具体实施方式
如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为一开放式用语，故应解释成“包含但不限定于”。“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。
在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下结合附图对本发明作进一步详细说明，但不作为对本发明的限定。
本发明实施例提供的空间通信应用的低密度奇偶校验码编码器装置采用现场可编程门阵列(Field Programmable Gate Array，FPGA)或超大规模集成(Very Large ScaleIntegration，VLSI)电路实现。
如图1-10所示，为了降低运算复杂度，本发明实施例提供了一种空间通信应用的低密度奇偶校验码编码器装置，包括控制电路1，分别与控制电路1相连接的输入缓存单元2、编码运算单元3和输出缓存单元4；
编码器工作使能信号作为控制电路1的输入控制信号来控制整个编码器的工作，输入信息作为输入信息比特交织后多副本存储单元2的输入，控制电路1输出的编码运算使能作为输入信息比特交织后多副本存储单元2的输出使能，输入信息比特交织后多副本存储单元2的输出作为编码运算单元3的输入，控制电路1输出的编码运算使能作为编码运算单元3的编码使能，编码运算单元3输出的校验位以及输入信息比特交织后多副本存储单元2输出的信息位作为输出缓存单元4的输入，控制电路1输出的输出缓存使能控制信息位以及校验位的缓存，控制电路1输出的输出控制信号作为输出缓存单元4的输出使能，将码字按顺序输出。
优选的，控制电路1包括一个计数器11和一个计数比较器12；编码器的工作使能控制计数器11计数的开始与结束，计数器11把当前的计数值作为计数比较器12的输入，计数比较器12在不同的计数范围内分别给编码运算使能、输出缓存使能、输出控制高电平来控制编码器输入信息的存储、编码运算、输出信息的存储以及码字的输出。
优选的，输入信息比特交织后多副本存储单元2包括m存储单元21、
Figure BDA0002279835440000121
及πk(k＝7、8)与
Figure BDA0002279835440000122
相乘的存储单元22、
Figure BDA0002279835440000123
及πk(k＝5、6、7、8)与
Figure BDA0002279835440000124
相乘的存储单元23。
优选的，m存储单元21包括一个地址生成器一211和一个RAM存储器212，其中，地址生成器一211包括两个计数器，分别为计数器2111和计数器2112，计数值均为0-(2M-1)，在m的输入使能是高电平时一个计数器2111生成RAM存储器212的写地址，在m的读使能为高电平时另一个计数器2112生成RAM存储器212的读地址；RAM存储器212的输入以及输出的数据位宽为1比特，深度为2M。
优选的，
Figure BDA0002279835440000125
及
Figure BDA0002279835440000126
(k＝7、8)的存储单元22包括一个地址生成器二221、两个地址生成器三和三个RAM存储器，分别为地址生成器三223、地址生成器三225、RAM存储器222、RAM存储器224和RAM存储器226，其中，地址生成器二221与地址生成器一211相似只是两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时一个计数器生成RAM存储器222的写地址，在m1的读使能为高电平时另一个计数器生成RAM存储器222的读地址；参见附图6，地址生成器三223包括两个计数器和一个计数控制器，分别为计数器2231、计数器2233和计数控制器2232，两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时一个计数器2231的计数值输出给计数控制器2232，计数控制器2232控制计数器2231的计数值并生成RAM存储器224的写地址，在m1的读使能是高电平时另一个计数器2233生成RAM存储器224的读地址；RAM存储器222、RAM存储器224、RAM存储器226的输入和输出的数据位宽均为1比特，深度为M，内容分别为信息位的前M位
Figure BDA0002279835440000131
以及
Figure BDA0002279835440000132
优选的，
Figure BDA0002279835440000133
及
Figure BDA0002279835440000134
(k＝5、6、7、8)的存储单元23包括一个地址生成器二231、地址生成器三233、地址生成器三235、地址生成器三237、地址生成器三239、RAM存储器232、RAM存储器234、RAM存储器236、RAM存储器238、RAM存储器2310；RAM存储器232、RAM存储器234、RAM存储器236、RAM存储器238、RAM存储器2310的输入和输出的数据位宽均为1比特，深度均为M，存储的内容分别为信息位的后M位
Figure BDA0002279835440000135
以及
Figure BDA0002279835440000136
优选的，编码运算单元3包括t1计算单元31、t3计算单元32、t4计算单元33、t4及πk×t4的存储单元34、
Figure BDA0002279835440000137
计算单元35和
Figure BDA0002279835440000138
计算单元36。
t1计算单元31为一个二输入的异或门，
Figure BDA0002279835440000141
是异或门的输入，两者异或得到t1。
t3计算单元32为一个七输入的异或门，
Figure BDA0002279835440000142
Figure BDA0002279835440000143
和
Figure BDA0002279835440000144
是异或门的输入，然后将
Figure BDA0002279835440000145
Figure BDA0002279835440000146
和
Figure BDA0002279835440000147
进行异或得到t3。
优选的，t4计算单元33包括依次连接的第一ROM存储器331a、第二ROM存储器331b、第三ROM存储器331c、第四ROM存储器331d、循环移位寄存器332a、循环移位寄存器332b、循环移位寄存器332c、循环移位寄存器332d、乘法器333a1-128、乘法器333b1-128、乘法器333c1-128、乘法器333d1-128、加法器334a1-128、加法器334b1-128、加法器334c1-128、加法器334d1-128、寄存器335a、寄存器335b、寄存器335c、寄存器335d、选择器336，第一ROM存储器331a的输出连接第一循环移位寄存器332a，第二ROM存储器331b的输出连接第二循环移位寄存器332b，第三ROM存储器331c的输出连接第三循环移位寄存器332c，第四ROM存储器331d的输出连接第四循环移位寄存器332d；第一循环移位寄存器332a、第二循环移位寄存器332b、第三循环移位寄存器332c和第四循环移位寄存器332d与选择器336之间均包括有M/4个相同的支路，每个支路都包括有对应依次相连的乘法器333a1-333a128、乘法器333b1-333b128、乘法器333c1-333c128、乘法器333d1-333d128、加法器334a1-334a128、加法器334b1-334b128、加法器334c1-334128、加法器334d1-334d128，寄存器335a、寄存器335b、寄存器335c、寄存器335d，寄存器335a、寄存器335b、寄存器335c、寄存器335d的输出端分别连接相应的加法器334a1-334a128、加法器334b1-334b128、加法器334c1-334c128、加法器334d1-334d128和选择器336；选择器336输出t4的值。
第一ROM存储器331a、第二ROM存储器331b、第三ROM存储器331c、第四ROM存储器331d中的存储的内容为矩阵T的某些列。其中T的计算公式为：T＝(IM+(π7+π8)·(π2+π3+π4))-1。
辅助矩阵T＝(IM+(π7+π8)·(π2+π3+π4))-1由16个循环矩阵Bij(i,j＝1,2,3,4)组成，每个循环矩阵的维数为M/4*M/4，可分块表示为：
Figure BDA0002279835440000151
将辅助矩阵T的B11、B21、B31、B41小循环矩阵的第一列，存储在第一ROM存储器331a中，将辅助矩阵T的B12、B22、B32、B42小循环矩阵的第一列，存储在第二ROM存储器331b中，将辅助矩阵T的B13、B23、B33、B43小循环矩阵的第一列，存储在第三ROM存储器331c中，将辅助矩阵T的B14、B24、B34、B44小循环矩阵的第一列，存储在第四ROM存储器331d中。
优选的，t4及πk(k＝1、2、3、4)与t4相乘的存储单元34包括一个地址生成器二341、地址生成器三343、地址生成器三345、地址生成器三347、地址生成器三349、RAM存储器342、RAM存储器344、RAM存储器346、RAM存储器348、RAM存储器3410，RAM存储器342、RAM存储器344、RAM存储器346、RAM存储器348和RAM存储器3410的输入和输出的数据位宽为1比特，深度为M，存储的内容分别为t4、π1×t4、π2×t4、π3×t4及π4×t4。
Figure BDA0002279835440000161
计算单元35为一个二输入的异或门，t4、π1×t4是异或门的输入，t4和π1×t4异或得到
Figure BDA0002279835440000162
Figure BDA0002279835440000163
计算单元36为一个四输入的异或门，t1、π2×t4、π3×t4及π4×t4是异或门的输入，t1、π2×t4、π3×t4及π4×t4异或得到
Figure BDA0002279835440000164
输出缓存单元4包括一个选择器41和一个FIFO42，控制单元输出的m1输入使能、m2输入使能、p1输入使能、p2输入使能，信息存储单元输出的信息位m和编码运算单元3输出的校验位
Figure BDA0002279835440000165
作为选择器41的输入，选择器41的输出c0作为FIFO42的输入，FIFO42输出码字c。输入使能控制信息位以及校验位按照顺序进入FIFO42，在输出使能的控制下将码字输出，FIFO42输入输出的数据位宽均为1比特，深度为2M。
本发明提出的编码器装置可采用现场可编程门阵列(Field Programmable GateArray,FPGA)实现。说明书附图4、5、7、10中的RAM存储器可采用FPGA芯片中集成的RAM模块实现。附图9中的第一ROM存储器(rom1)、第二ROM存储器(rom2)、第三ROM存储器(rom3)、第四ROM存储器(rom4)可采用FPGA芯片内部集成的只读存储器(Read-Only Memory,ROM)实现。
本发明以码率为1/2信息位为1024位的LDPC码为特例，介绍本专利设计的深空应用的LDPC码编码器装置的实施效果。
首先使用MATLAB生成1024位的信息位(为1024个随机的0与1的组合)，存放在s.txt文件中，信息位如下表1所示，使用QuartusⅡ软件编写testbench文件将s.txt文件读入到编码器中，给编码器的工作使能置为高电平，让编码器开始工作。
表1待编码信息s.txt
Figure BDA0002279835440000171
编码器首先将输入信息进行缓存，同时也完成了
Figure BDA0002279835440000172
Figure BDA0002279835440000173
的运算并缓存。输入信息缓存单元中的8个RAM的深度均为512，存储单元的数据位宽均为1比特。存储
Figure BDA0002279835440000174
时需要计算矩阵π5、π6、π7、π8的值。
πk的计算：对于校验矩阵H：H＝[Hm，Hc]
Figure BDA0002279835440000181
其中Hm是3M*2M的矩阵，Hc是3M*3M的可逆矩阵：
Figure BDA0002279835440000182
πk，k∈{1,2,3,4,5,6,78}表示M*M的置换矩阵，πk的第i行中非零元素1位于第πk(i)列，其中i∈{1,2,…,M-1}，πk(i)的值由公式(1)确定：
Figure BDA0002279835440000183
其中
Figure BDA0002279835440000184
表示向下取整，mod表示取模运算，θk、φk(j,M)(j＝0,1,2,3)的值查找表2和表3可知。
表2 φk(0,M)和φk(1,M)值
Figure BDA0002279835440000185
表3 φk(2,M)和φk(3,M)值
Figure BDA0002279835440000191
因此，
Figure BDA0002279835440000192
存储单元的写地址的值如表4所示。
表4输入信息比特交织后多副本存储单元的写地址值
Figure BDA0002279835440000193
Figure BDA0002279835440000201
将m、
Figure BDA0002279835440000202
计算并缓存结束后进入t1、t3计算单元，
Figure BDA0002279835440000203
和
Figure BDA0002279835440000204
作为t1算单元也即异或门的输入，将
Figure BDA0002279835440000205
和
Figure BDA0002279835440000206
按比特进行异或计算得到t1，将
Figure BDA0002279835440000207
Figure BDA0002279835440000208
作为t3算单元也即异或门的输入，将
Figure BDA0002279835440000209
按比特进行异或计算得到t3。
根据πk可以计算出稠密矩阵T＝(IM+(π7+π8)·(π2+π3+π4))-1，将其16个128*128的准循环矩阵的第一列存储在t4计算单元的四个ROM存储器中。t4计算单元中4个ROM存储器中rom一存储的矩阵T的第0列的值如表5所示，rom2存储的矩阵T的第128列的值如表6所示，rom3存储的矩阵T的第256列的值如表7所示，rom3存储的矩阵T的第384列的值如表8所示。
表5 t4计算单元中rom一存储的矩阵T的第0列的值
Figure BDA0002279835440000211
表6 t4计算单元中rom2存储的矩阵T的第128列的值
Figure BDA0002279835440000212
表7 t4计算单元中rom3存储的矩阵T的第256列的值
Figure BDA0002279835440000213
Figure BDA0002279835440000221
表8 t4计算单元中rom4存储的矩阵T的第384列的值
Figure BDA0002279835440000222
计算t4之后，所有的t4均在累加器中，然后选择器按照顺序将t4输出。将t4计算单元的输出作为t4及πk×t4(k＝1,2,3,4)存储单元的输入，其中5个RAM存储器的数据位宽均为1比特，深度均为512，根据上面的πk的计算，各存储单元的写地址如表9所示。
表9 t4存储单元的写地址值
Figure BDA0002279835440000223
t4及πk×t4(k＝1，2，3,4)存储单元的输出分别为t4、π1×t4、π2×t4、π3×t4及π4×t4，将t4、πk×t4作为
Figure BDA0002279835440000231
计算单元也即异或门的输入，将t4、π1×t4进行异或得到
Figure BDA0002279835440000232
的值，t1、π2×t4、π3×t4及π4×t4作为
Figure BDA0002279835440000233
计算单元也即异或门的输入，将t1、π2×t4、π3×t4及π4×t4进行异或得到
Figure BDA0002279835440000234
的值。
在输出缓存单元额输入使能的作用下，将信息位m以及计算得到的校验位
Figure BDA0002279835440000235
存放在FIFO中，将所有的信息位以及校验位存储完成后在输出缓存使能的作用下将码字输出c。其中校验位如表10所示。
表10校验位
Figure BDA0002279835440000236
本发明测试了待编码的信息位s1、s2，使用本文发明的编码器得到的校验位为p1、p2。与MALAB计算所得的校验位相同，以此证明编码器逻辑正确。
本实施例设计的深空应用的LDPC码的编码器所采用的器件为Cyclone IV GX系列的EP4CGX150DF31C7，设计在不违反硬件的建立时间和保持时间的约束下所能达到的最大频率Fmax＝160.64MHz。并使用QuartusⅡ对设计的编码器进行综合。综合报告中显示本发明所设计的编码器的综合资源使用情况如表11所示。
表11编码器综合资源使用情况
Figure BDA0002279835440000241
综上所述，本发明实施例提供了一种深空应用的LDPC码的编码器装置，编码器装置包括控制电路、输入信息缓存单元、编码运算单元和输出缓存单元，其中输入信息缓存单元不仅完成了信息的缓存而且完成了
Figure BDA0002279835440000242
的运算，节省了运算所使用的时钟，t4计算单元是使用稠密矩阵T乘以t3得到t4，其中稠密矩阵T是4*4个128*128的准循环矩阵，传统方法所需要存储的W矩阵(8*8个128*128的准循环矩阵)，本发明的方法所需存储的矩阵是传统方法的
Figure BDA0002279835440000243
因此本发明所实现的深空应用的LDPC码的编码器装置实现复杂度更低，而且浪费更少的硬件资源。
上述说明示出并描述了本发明的若干优选实施方式，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施方式的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (14)

1.一种空间通信应用的低密度奇偶校验码编码器装置，其特征在于：包括控制电路、分别与所述控制电路相连接的输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元；
所述控制电路输出的m1输入使能和m2输入使能连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述控制电路输出的编码运算使能作为输出使能连接所述输入信息比特交织后多副本存储单元，所述控制电路输出的编码运算使能作为所述编码运算单元的编码使能，所述控制电路输出的p1输入使能分别连接所述输入信息比特交织后多副本存储单元、所述编码运算单元和所述输出缓存单元，所述控制电路输出的p2输入使能连接所述编码运算单元和所述输出缓存单元，所述控制电路输出的输出缓存使能作为所述输出缓存单元的输出使能以及整个编码器的编码输出使能，输入信息连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述输入信息比特交织后多副本存储单元的输出连接所述编码运算单元，所述编码运算单元输出的校验位p1和校验位p2连接所述输出缓存单元，所述输出缓存单元输出编码后的码字，其中，m1和m2分别为信息位的前半段和后半段，p1和p2分别为校验位的前半段和后半段。
2.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述控制电路包括一个计数器和一个计数比较器；
编码器的工作使能控制所述计数器计数的开始与结束，所述计数器输出的计数值作为所述计数比较器的输入，所述计数比较器在所述计数器的计数值为0-(M-1)时，将m1的输入使能置为1，所述计数比较器在所述计数器的计数值为M-(2M-1)时，将m2的输入使能置为1，所述计数比较器在所述计数器的计数值为(2M-1)-3M时，将编码运算使能置为1，所述计数比较器在所述计数器的计数值为(4M+3)-(5M+2)时，将p1输入使能置为1，所述计数比较器在所述计数器的计数值为(5M+3)-(6M+2)时，将p2输入使能置为1，所述计数比较器在所述计数器的计数值为(6M+3)-(8M+2)时，将编码输出使能置为1，其中，对于码率为1/2的LDPC码来说，信息位为1024比特的LDPC码的M＝512，信息位为4096比特的LDPC码的M＝2048，信息位为16384比特的LDPC码的M＝8192。
3.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述输入信息比特交织后多副本存储单元包括
Figure FDA0002279835430000021
及中间变量
Figure FDA0002279835430000022
存储单元、
Figure FDA0002279835430000023
及中间变量
Figure FDA0002279835430000024
Figure FDA0002279835430000025
的存储单元，其中，πk表示M*M的置换矩阵，k∈{1,2,3,4,5,6,78}，πk的第i行中非零元素1位于第πk(i)列，i∈{1,2,…,M-1}，并由公式
Figure FDA0002279835430000026
计算得到，其中
Figure FDA0002279835430000027
表示向下取整，mod表示取模运算，θk、φk(j,M)(j＝0,1,2,3)的值通过预设的数值表进行查找。
4.根据权利要求3所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述
Figure FDA0002279835430000031
及中间变量
Figure FDA0002279835430000032
的存储单元包括一个地址生成器一、两个地址生成器二和三个RAM存储器；其中，所述地址生成器一包括计数器1和计数器2，两个计数器的计数值均为0-(M-1)，在m1的输入使能或者p1的输入使能是高电平时所述计数器1生成所述RAM存储器的写地址，在m1的输出使能或者p1输入使能为高电平时所述计数器2生成所述RAM存储器的读地址；其中，所述地址生成器二包括计数器3、计数器4和一个计数控制器，两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时所述计数器3的计数值输出给所述计数控制器，所述计数控制器控制所述计数器3的计数值并生成所述RAM存储器的写地址，在m1的输出使能是高电平时所述计数器4生成所述RAM存储器的读地址；三个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，三个所述RAM存储器存储的内容以及输出分别为
Figure FDA0002279835430000033
以及
Figure FDA0002279835430000034
5.根据权利要求3所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：
Figure FDA0002279835430000035
及
Figure FDA0002279835430000036
的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，五个所述RAM存储器存储的内容及输出分别为
Figure FDA0002279835430000037
以及
Figure FDA0002279835430000038
其中，k＝5、6、7、8。
6.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述编码运算单元包括t1计算单元、t3计算单元、t4计算单元、t4及πk×t4的存储单元、
Figure FDA0002279835430000039
计算单元和
Figure FDA00022798354300000310
计算单元，其中，t1、t3、t4、πk×t4均为中间变量，t1为
Figure FDA0002279835430000041
与
Figure FDA0002279835430000042
的异或；t3为
Figure FDA0002279835430000043
以及
Figure FDA0002279835430000044
的异或；t4为辅助矩阵T乘以t3，所述辅助矩阵T＝(IM+(π7+π8))·(π2+π2+π2)-1，(·)-1表示矩阵的逆运算，T的维度为M×M；k＝1,2,3,4。
7.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述t1计算单元为一个二输入的异或门，
Figure FDA0002279835430000049
Figure FDA0002279835430000048
是所述二输入的异或门的输入，p1输入使能为1时，所述t1计算单元处于工作状态，p1输入使能为0时，所述t1计算单元不工作，所述二输入的异或门的输出为t1。
8.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述t3计算单元为一个七输入的异或门，
Figure FDA0002279835430000045
Figure FDA0002279835430000046
和
Figure FDA0002279835430000047
是所述七输入的异或门的输入，所述t3计算单元在编码使能为1的第二个时钟时处于工作状态，编码使能为0时，所述t3计算单元不工作，所述七输入的异或门的输出为t3。
9.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述t4计算单元包括若干个依次连接的ROM存储器、循环移位寄存器、乘法器、加法器、寄存器、选择器，其中，第一ROM存储器输出连接第一循环移位寄存器，第二ROM存储器输出连接第二循环移位寄存器，第三ROM存储器输出连接第三循环移位寄存器，第四ROM存储器的输出连接第四循环移位寄存器；所述第一循环移位寄存器、所述第二循环移位寄存器、所述第三循环移位寄存器和所述第四循环移位寄存器与所述选择器之间均包括有M/4个相同的支路，每个所述支路均包括有依次相连的乘法器、加法器、寄存器，寄存器的输出端分别连接加法器和选择器，所述选择器的输出为t4，编码使能为高电平时所述t4计算单元工作，编码使能为低电平时所述t4计算单元不工作。
10.根据权利要求9所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述第一ROM存储器中存储辅助矩阵T的B11、B21、B31、B41的第一列，所述第二ROM存储器中存储辅助矩阵T的B12、B22、B32、B42的第一列，所述第三ROM存储器中存储辅助矩阵T的B13、B23、B33、B43的第一列，所述第四ROM存储器中存储辅助矩阵T的B14、B24、B34、B44的第一列，其中，B11、B21、B31、B41、B12、B22、B32、B42、B13、B23、B33、B43、B14、B24、B34、B44是辅助矩阵T的16个循环矩阵，每个循环矩阵的维数为M/4*M/4，所述辅助矩阵T为：
Figure FDA0002279835430000051
11.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述t4及中间变量πk×t4的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽均为1比特，深度为M，五个所述RAM存储器存储以及输出的内容分别为t4、π1×t4、π2×t4、π3×t4及π4×t4，其中，k＝1、2、3、4。
12.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述
Figure FDA0002279835430000061
计算单元为一个二输入的异或门，t4和π1×t4均是所述二输入异或门的输入，t4和π1×t4异或得到
Figure FDA0002279835430000062
当p1输入使能为高电平时所述
Figure FDA0002279835430000063
计算单元为工作状态，当p1输入使能为低电平时所述
Figure FDA0002279835430000064
计算单元不工作，所述
Figure FDA0002279835430000065
计算单元输出
Figure FDA0002279835430000066
13.根据权利要求6所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述
Figure FDA0002279835430000067
计算单元为一个四输入的异或门，t1、π2×t4、π3×t4及π4×t4是所述四输入的异或门的输入，t1、π2×t4、π3×t4及π4×t4异或得到
Figure FDA0002279835430000068
当p2输入使能为高电平时所述
Figure FDA0002279835430000069
计算单元为工作状态，当p2输入使能为低电平时所述
Figure FDA00022798354300000610
计算单元不工作，所述
Figure FDA00022798354300000611
计算单元输出
Figure FDA00022798354300000612
14.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述输出缓存单元包括一个FIFO和一个选择器，所述选择器的输入为m1的输入使能、m2的输入使能、p1输入使能、p2输入使能、信息位m、校验位
Figure FDA00022798354300000613
校验位
Figure FDA00022798354300000614
输出连接所述FIFO，当m1的输入使能或m2的输入使能为高电平时，所述选择器输出信息位m，当p1输入使能为高电平时所述选择器输出校验位
Figure FDA00022798354300000615
p2输入使能高电平时所述选择器输出校验位
Figure FDA00022798354300000616
在输出使能为高电平时所述FIFO输出码字，所述FIFO输入输出的数据位宽均为1比特，深度为2M。
CN201911136991.5A 2019-11-19 2019-11-19 空间通信应用的低密度奇偶校验码编码器装置 Active CN111313910B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911136991.5A CN111313910B (zh) 2019-11-19 2019-11-19 空间通信应用的低密度奇偶校验码编码器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911136991.5A CN111313910B (zh) 2019-11-19 2019-11-19 空间通信应用的低密度奇偶校验码编码器装置

Publications (2)

Publication Number Publication Date
CN111313910A true CN111313910A (zh) 2020-06-19
CN111313910B CN111313910B (zh) 2021-12-07

Family

ID=71149500

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911136991.5A Active CN111313910B (zh) 2019-11-19 2019-11-19 空间通信应用的低密度奇偶校验码编码器装置

Country Status (1)

Country Link
CN (1) CN111313910B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113300717A (zh) * 2021-05-19 2021-08-24 西南交通大学 一种基于码率自适应的高效化ldpc编码器电路
CN113595564A (zh) * 2021-08-10 2021-11-02 天津大学 基于信息截断的低复杂度多进制ldpc码译码器装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114834A (zh) * 2007-07-31 2008-01-30 北京航空航天大学 一种ldpc码的编码器装置及编码方法
CN102088294A (zh) * 2010-09-29 2011-06-08 西安空间无线电技术研究所 一种qc-ldpc编码器及编码方法
CN107395327A (zh) * 2017-07-19 2017-11-24 上海航天测控通信研究所 一种适用于卫星通信的高可靠性ldpc编码器
CN107911123A (zh) * 2017-12-09 2018-04-13 天津大学 针对深空应用的一类低密度奇偶校验码的编码方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114834A (zh) * 2007-07-31 2008-01-30 北京航空航天大学 一种ldpc码的编码器装置及编码方法
CN102088294A (zh) * 2010-09-29 2011-06-08 西安空间无线电技术研究所 一种qc-ldpc编码器及编码方法
CN107395327A (zh) * 2017-07-19 2017-11-24 上海航天测控通信研究所 一种适用于卫星通信的高可靠性ldpc编码器
CN107911123A (zh) * 2017-12-09 2018-04-13 天津大学 针对深空应用的一类低密度奇偶校验码的编码方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
高树立等: "基于软件无线电的改进级联码验证实现", 《应用科学学报》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113300717A (zh) * 2021-05-19 2021-08-24 西南交通大学 一种基于码率自适应的高效化ldpc编码器电路
CN113595564A (zh) * 2021-08-10 2021-11-02 天津大学 基于信息截断的低复杂度多进制ldpc码译码器装置
CN113595564B (zh) * 2021-08-10 2023-09-01 天津大学 基于信息截断的低复杂度多进制ldpc码译码器装置

Also Published As

Publication number Publication date
CN111313910B (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
Jain et al. Efficient semisystolic architectures for finite-field arithmetic
Song et al. Low-energy digit-serial/parallel finite field multipliers
CN101192833B (zh) 一种低密度校验码ldpc并行编码的装置及方法
CN107786211B (zh) 一种ira-qc-ldpc码的代数结构获取方法、编码方法和编码器
CN102437857B (zh) 一种ira-ldpc码的构造方法及其编码器
CN111313910B (zh) 空间通信应用的低密度奇偶校验码编码器装置
GB2176325A (en) Finite field multiplication
CN101902228B (zh) 快速循环冗余校验编码方法及装置
CN112367087B (zh) 一种高速rs译码器
CN103197912B (zh) 一种用于深空通信协议编码的均匀随机数生成方法
CN112039535A (zh) 一种基于准循环生成矩阵的码率兼容ldpc编码器
CN106533452A (zh) 一种多进制ldpc编码方法及编码器
CN107992283B (zh) 一种基于降维实现有限域乘法的方法和装置
CN114911455A (zh) 基于fpga的高速伪随机数生成方法及高速伪随机数生成器
CN101296053A (zh) 计算循环冗余校验码之方法及系统
CN102184088B (zh) 一种基于串并结合实现有限域乘法的方法及装置
CN102739259A (zh) 一种用于cmmb激励器中的基于fpga的ldpc编码方法
CN113472358B (zh) 一种基于准循环生成矩阵的高速并行编码器
CN110730003A (zh) 一种ldpc编码方法及ldpc编码器
CN103684655B (zh) 译码校验装置和方法、译码装置和方法以及接收端
TWI387921B (zh) 利用中央極限定理之常態分佈亂數產生器及其亂數產生方法
CN100461662C (zh) 用于同步数字系列/同步光纤网系统的带内前向纠错解码器
CN113285725A (zh) 一种qc-ldpc编码方法及编码器
CN103152059A (zh) Ccsds系统rs编码中常系数矩阵的生成装置和方法
Sheidaeian et al. Parallel Computation of CRC Using Special Generator Polynomials

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant