CN111312897A - 隔离电容及隔离电路 - Google Patents

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Abstract

本发明揭示了一种隔离电容及隔离电路，所述隔离电容包括衬底、位于衬底上的第一介质层、位于第一介质层上的若干下极板、位于下极板上的第二介质层、及位于第二介质层上的若干上极板，所述隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。本发明隔离电容中衬底上设置有介质层，减小了极板之间的寄生电容，可以实现背靠背的增强型隔离；隔离电容与外部集成有信号发送/接收单元的芯片分离设置，大大降低了隔离电容及整个电路的工艺成本。

Description

隔离电容及隔离电路
技术领域
本发明属于隔离电路技术领域，具体涉及一种隔离电容及隔离电路。
背景技术
隔离电容尤其是高压电容隔离电路，被越来越多地应用于处于不同电压域的芯片或系统间的信号传输，它可以提供两个或多个芯片或系统间高达几千伏的电气隔离，实现不同电压域之间的“地”隔离，提高芯片或系统的可靠性。
高压电容隔离电路通常由发送器(TX)、接收器(RX)和高压隔离电容构成，其中高压隔离电容用于完成交流信号的传输，同时阻挡直流信号的通过，从而实现高压隔离。
高压隔离电容通常是在现有成熟CMOS工艺的基础上，通过提高不同金属层间的介质厚度实现，这会大大提高工艺实现的难度，增加了芯片的厚度，提升工艺成本；同时介质层厚度的增加，也显著降低了单位面积的电容大小，因此需要实现一定的电容值就需要增大电容的面积，提高了芯片成本。
参图1所示为现有技术中隔离电路的示意图，其包括第一芯片10’和第二芯片20’，第一芯片10’上集成有若干信号发送单元11’(或信号接收单元)及第一隔离电容31’，第二芯片20’上集成有若干信号接收单元21’(或信号发送单元)及第二隔离电容32’，不同电压域中的两个隔离电容(第一隔离电容31’和第二隔离电容32’)通过Bonding线电性连接，从而实现背靠背的电容串接增强型隔离。
参图2所示为隔离电容(第一隔离电容31’或第二隔离电容32’)的结构示意图，其由下而上依次包括衬底301’、下极板302’、介质层303’及上极板304’，高压隔离电容则可通过增加下极板和上极板之间介质层303’的厚度来实现。
由于现有技术中的信号发送单元或信号接收单元与隔离电容处于同一个芯片中，所以隔离电容的两个极板上存在较大的寄生电容；另外，由于高压隔离电容是通过增加介质层厚度实现的，所以要实现更高的隔离电压，就需要调整制造工艺，不但增加了芯片的厚度，同时实现起来比较困难，成本也很高；进一步地，由于高压电容的工艺成本较高，所以会增加整个芯片的制造成本。
因此，针对上述技术问题，有必要提供一种隔离电容及隔离电路。
发明内容
本发明的目的在于提供一种隔离电容及隔离电路，以实现隔离电容背靠背的增强型隔离。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种隔离电容，所述隔离电容包括衬底、位于衬底上的第一介质层、位于第一介质层上的若干下极板、位于下极板上的第二介质层、及位于第二介质层上的若干上极板，所述隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
一实施例中，所述上极板包括分离设置的第一上极板和第二上极板，第一上极板和第二上极板的极性相反，第一上极板和下极板上与第一上极板相对的区域构成第一电容，第二上极板和下极板上与第二上极板相对的区域构成第二电容，所述隔离电容由第一电容和第二电容串联组成。
一实施例中，所述隔离电容通过第一上极板和第二上极板与外部芯片或系统电性连接以实现电气隔离。
一实施例中，所述下极板包括分离设置的第一下极板和第二下极板，第一下极板和第二下极板的极性相反，第一下极板和上极板上与第一下极板相对的区域构成第三电容，第二下极板和上极板上与第二下极板相对的区域构成第四电容，所述隔离电容由第三电容和第四电容串联组成。
一实施例中，所述隔离电容通过第一下极板和第二下极板与外部芯片或系统电性连接以实现电气隔离。
一实施例中，所述上极板包括分离设置的第一上极板和第二上极板，下极板包括分离设置的第一下极板和第二下极板，第一上极板和第二上极板、及第一下极板和第二下极板的极性相同，且第一上极板和第一下极板、及第二上极板和第二下极板的极性相反，所述第一上极板和第二下极板、或第一下极板和第二上极板电性连接，第一上极板和第一下极板构成第五电容，第二上极板和第二下极板上构成第六电容，所述隔离电容由第五电容和第六电容串联组成。
一实施例中，所述隔离电容通过第一下极板和第二上极板、或第一上极板和第二下极板与外部芯片或系统电性连接以实现电气隔离。
一实施例中，所述第一介质层和第二介质层为相同或不同的介质。
本发明一实施例提供的技术方案如下：
一种隔离电路，所述隔离电路包括：
第一芯片，包括第一衬底及集成于第一衬底上的若干信号发送单元和/或信号接收单元；
第二芯片，包括第二衬底及集成于第二衬底上的若干信号接收单元和/或信号发送单元；
隔离电容，所述隔离电容为上述的隔离电容，位于第一芯片和第二芯片的信号发送单元与信号接收单元之间，用于实现第一芯片和第二芯片之间的电气隔离。
一实施例中，所述第一衬底上设有与信号发送单元和/或信号接收单元电性连接的第一键合区，第二衬底上设有与信号接收单元和/或信号发送单元电性连接的第二键合区，隔离电容的衬底上设有与上极板和/或下极板电性连接的第三键合区和第四键合区，第一键合区和第三键合区、及第二键合区和第四键合区电性连接。
与现有技术相比，本发明具有以下优点：
本发明隔离电容中衬底上设置有介质层，减小了极板之间的寄生电容，可以实现背靠背的增强型隔离；
隔离电容与外部集成有信号发送/接收单元的芯片分离设置，大大降低了隔离电容及整个电路的工艺成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中隔离电路的示意图；
图2为现有技术中隔离电容的结构示意图；
图3为本发明第一实施例中隔离电容的结构示意图；
图4为本发明第二实施例中隔离电路的示意图；
图5为本发明第三实施例中隔离电容的结构示意图；
图6为本发明第四实施例中隔离电容的结构示意图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种隔离电容，该隔离电容包括衬底、位于衬底上的第一介质层、位于第一介质层上的若干下极板、位于下极板上的第二介质层、及位于第二介质层上的若干上极板，隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
本发明还公开了一种隔离电路，该隔离电路包括：
第一芯片，包括第一衬底及集成于第一衬底上的若干信号发送单元和/或信号接收单元；
第二芯片，包括第二衬底及集成于第二衬底上的若干信号接收单元和/或信号发送单元；
隔离电容，位于第一芯片和第二芯片的信号发送单元与信号接收单元之间，用于实现第一芯片和第二芯片之间的电气隔离。
以下结合具体实施例对本发明中的隔离电容和隔离电路作进一步说明。
参图3所示为本发明第一实施例中隔离电容的结构示意图，本实施例中的隔离电容30由下向上依次包括衬底31、位于衬底上的第一介质层32、位于第一介质层上的若干下极板、位于下极板上的第二介质层34、及位于第二介质层上的若干上极板，隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
其中，第一介质层和第二介质层为相同或不同的介质，本实施例中的第一介质层32和第二介质层34均为SiO2介质层，第一介质层32和第二介质层34的材料和厚度可以根据需要进行设计。
具体地，本实施例中的下极板33为一整个极板，上极板包括分离设置的第一上极板351和第二上极板352，第一上极板351和第二上极板352的极性相反，如本实施例中第一上极板351为正极板，第二上极板352为负极板，第一上极板351和下极板33上与第一上极板相对的区域构成第一电容，第二上极板352和下极板33上与第二上极板相对的区域构成第二电容，隔离电容由第一电容和第二电容串联组成。
隔离电容30通过第一上极板351和第二上极板352与外部芯片或系统电性连接(如Bonding线连接方式等)以实现电气隔离。
当然，在其他实施例中可以增加第一上极板和第二上极板的数量，从而增加第一电容和第二电容的串联数量。
本实施例的隔离电容中，电容制造在单独的衬底上，电容的下极板与芯片衬底间隔比较厚的SiO2介质层，并通过下极板短接的方式方便的实现了两个隔离电容背靠背的增强型隔离。另外，隔离电容的制造工艺可以采用光刻次数非常少，且线宽比较宽的工艺，工艺制造成本可以显著降低。
由于信号发射单元(TX)和信号接收单元(RX)不再与隔离电容制造在同一块衬底上，因此本实施例中的隔离电容可以采用标准的CMOS工艺来实现，大大减少了工艺成本。
由于隔离电容的下极板与衬底间存在比较厚的第一介质层，因此其上极板和下极板的寄生电容都显著降低；同时，显而易见的，可以通过线路和版图设计串接不同个数的电容以实现更高的隔离电压，而不需要调整工艺。
参图4所示为本发明第二实施例中隔离电路的示意图，本实施例中的隔离电路包括：
第一芯片10，包括第一衬底101及集成于第一衬底101上的若干信号发送单元11(或信号接收单元)；
第二芯片20，包括第二衬底201及集成于第二衬底201上的若干信号接收单元21(或信号发送单元)；
隔离电容，隔离电容为第一实施例中的隔离电容，位于第一芯片10和第二芯片20的信号发送单元11与信号接收单元21之间，用于实现第一芯片10和第二芯片20之间的电气隔离。
具体地，本实施例中的第一衬底101上设有与信号发送单元11电性连接的第一键合区12，第二衬底201上设有与信号接收单元21电性连接的第二键合区22，隔离电容30的衬底上设有与第一上极板和第二上极板电性连接的第三键合区301和第四键合区302，第一键合区12和第三键合区301、及第二键合区22和第四键合区302电性连接。
本实施例中的隔离电容中所有上极板和下极板形成于同一个衬底上，每组上极板和下极板构成一个电容，为每组信号接收单元和信号发送单元之间的信号通路(Channel)进行电气隔离，信号通路数为n，则第一芯片上设有n个信号发送单元和/或信号接收单元，第二芯片上设有n个信号接收单元和/或信号发送单元，隔离电容上设有n组第一实施例中所述的上极板和下极板。
参图5所示为本发明第三实施例中隔离电容的结构示意图，本实施例中的隔离电容30由下向上依次包括衬底31、位于衬底上的第一介质层32、位于第一介质层上的若干下极板、位于下极板上的第二介质层34、及位于第二介质层上的若干上极板，隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
其中，第一介质层和第二介质层为相同或不同的介质，本实施例中的第一介质层32和第二介质层34均为SiO2介质层，第一介质层32和第二介质层34的材料和厚度可以根据需要进行设计。
具体地，本实施例中的上极板35为一整个极板，下极板包括分离设置的第一下极板331和第二下极板332，第一下极板331和第二下极板332的极性相反，如本实施例中第一下极板331为负极板，第二下极板332为正极板，第一下极板331和上极板35上与第一下极板相对的区域构成第三电容，第二下极板332和上极板35上与第二下极板相对的区域构成第四电容，隔离电容由第三电容和第四电容串联组成。
隔离电容30通过第一下极板331和第二下极板332与外部芯片或系统电性连接(如Bonding线连接方式等)以实现电气隔离。
当然，在其他实施例中可以增加第一下极板和第二下极板的数量，从而增加第三电容和第四电容的串联数量。
参图6所示为本发明第四实施例中隔离电容的结构示意图，本实施例中的隔离电容30由下向上依次包括衬底31、位于衬底上的第一介质层32、位于第一介质层上的若干下极板、位于下极板上的第二介质层34、及位于第二介质层上的若干上极板，隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
其中，第一介质层和第二介质层为相同或不同的介质，本实施例中的第一介质层32和第二介质层34均为SiO2介质层，第一介质层32和第二介质层34的材料和厚度可以根据需要进行设计。
具体地，本实施例中的上极板包括分离设置的第一上极板351和第二上极板352，下极板包括分离设置的第一下极板331和第二下极板332，第一上极板351和第一下极板331、及第二上极板352和第二下极板332分别相对设置，第一上极板351和第二上极板352的极性相同，均为正极板，第一下极板331和第二下极板332的极性相同，均为负极板，且第一上极板351和第一下极板331、及第二上极板352和第二下极板332的极性相反。
另外，本实施例中的第一上极板351和第二下极板352电性连接(如Bonding线连接或金属导电柱方式等)，第一上极板351和第一下极板331构成第五电容，第二上极板352和第二下极板332上构成第六电容，隔离电容由第五电容和第六电容串联组成。
本实施例中的隔离电容30通过第一下极板331和第二上极板352与外部芯片或系统电性连接以实现电气隔离。
当然，在其他实施例中可以增加第一上极板与第一下极板、及第二上极板与第二下夹板的数量，从而增加第五电容和第六电容的串联数量。
应当理解的是，本上述各实施例中以两个电容串联的方式对隔离电容进行说明，在其他实施例中也可以仅设置一个电容或两个以上的电容，只需设置上极板和下极板的数量及分布方式即可，此处不再进行赘述，凡是将电容独立设置于衬底上的方案均属于本发明所保护的范围。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明隔离电容中衬底上设置有介质层，减小了极板之间的寄生电容，可以实现背靠背的增强型隔离；
隔离电容与外部集成有信号发送/接收单元的芯片分离设置，大大降低了隔离电容及整个电路的工艺成本。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种隔离电容，其特征在于，所述隔离电容包括衬底、位于衬底上的第一介质层、位于第一介质层上的若干下极板、位于下极板上的第二介质层、及位于第二介质层上的若干上极板，所述隔离电容通过下极板和/或上极板与外部芯片或系统电性连接以实现电气隔离。
2.根据权利要求1所述的隔离电容，其特征在于，所述上极板包括分离设置的第一上极板和第二上极板，第一上极板和第二上极板的极性相反，第一上极板和下极板上与第一上极板相对的区域构成第一电容，第二上极板和下极板上与第二上极板相对的区域构成第二电容，所述隔离电容由第一电容和第二电容串联组成。
3.根据权利要求2所述的隔离电容，其特征在于，所述隔离电容通过第一上极板和第二上极板与外部芯片或系统电性连接以实现电气隔离。
4.根据权利要求1所述的隔离电容，其特征在于，所述下极板包括分离设置的第一下极板和第二下极板，第一下极板和第二下极板的极性相反，第一下极板和上极板上与第一下极板相对的区域构成第三电容，第二下极板和上极板上与第二下极板相对的区域构成第四电容，所述隔离电容由第三电容和第四电容串联组成。
5.根据权利要求4所述的隔离电容，其特征在于，所述隔离电容通过第一下极板和第二下极板与外部芯片或系统电性连接以实现电气隔离。
6.根据权利要求1所述的隔离电容，其特征在于，所述上极板包括分离设置的第一上极板和第二上极板，下极板包括分离设置的第一下极板和第二下极板，第一上极板和第二上极板、及第一下极板和第二下极板的极性相同，且第一上极板和第一下极板、及第二上极板和第二下极板的极性相反，所述第一上极板和第二下极板、或第一下极板和第二上极板电性连接，第一上极板和第一下极板构成第五电容，第二上极板和第二下极板上构成第六电容，所述隔离电容由第五电容和第六电容串联组成。
7.根据权利要求6所述的隔离电容，其特征在于，所述隔离电容通过第一下极板和第二上极板、或第一上极板和第二下极板与外部芯片或系统电性连接以实现电气隔离。
8.根据权利要求1所述的隔离电容，其特征在于，所述第一介质层和第二介质层为相同或不同的介质。
9.一种隔离电路，其特征在于，所述隔离电路包括：
第一芯片，包括第一衬底及集成于第一衬底上的若干信号发送单元和/或信号接收单元；
第二芯片，包括第二衬底及集成于第二衬底上的若干信号接收单元和/或信号发送单元；
隔离电容，所述隔离电容为权利要求1～8中任一项所述的隔离电容，位于第一芯片和第二芯片的信号发送单元与信号接收单元之间，用于实现第一芯片和第二芯片之间的电气隔离。
10.根据权利要求9所述的隔离电容，其特征在于，所述第一衬底上设有与信号发送单元和/或信号接收单元电性连接的第一键合区，第二衬底上设有与信号接收单元和/或信号发送单元电性连接的第二键合区，隔离电容的衬底上设有与上极板和/或下极板电性连接的第三键合区和第四键合区，第一键合区和第三键合区、及第二键合区和第四键合区电性连接。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103427865A (zh) * 2012-05-23 2013-12-04 Nxp股份有限公司 电压域间通信的接口
CN107195648A (zh) * 2017-05-19 2017-09-22 上海集成电路研发中心有限公司 一种低噪声高灵敏度全局像素单元结构及其形成方法
CN109192810A (zh) * 2018-07-23 2019-01-11 北京天创金农科技有限公司 一种光敏电容及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103427865A (zh) * 2012-05-23 2013-12-04 Nxp股份有限公司 电压域间通信的接口
CN107195648A (zh) * 2017-05-19 2017-09-22 上海集成电路研发中心有限公司 一种低噪声高灵敏度全局像素单元结构及其形成方法
CN109192810A (zh) * 2018-07-23 2019-01-11 北京天创金农科技有限公司 一种光敏电容及其制作方法

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