CN111261628A - 半导体装置 - Google Patents

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CN111261628A
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CN
China
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layer
conductive line
well region
fin
semiconductor
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黄禹轩
蔡庆威
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例公开了一种半导体装置，该半导体装置包括井区，晶体管位于井区上方，导线电性接触晶体管的第一源极/漏极区，且具有与井区的侧壁电性接触的侧壁，以及衬垫层设置于导线的侧壁与井区的侧壁之间。半导体装置的形成方法包括在半导体层中形成井区，在井区上方形成第一鳍和第二鳍，在第一鳍上形成第一间隙壁，且在第二鳍上形成第二间隙壁，移除井区位于第一间隙壁与第二间隙壁之间的部分，以定义沟槽，在沟槽中形成衬垫层，以及在衬垫层上方的沟槽中形成导线，其中导线电性接触井区。

Description

半导体装置
技术领域
本发明实施例涉及半导体技术，尤其涉及半导体装置。
背景技术
随着半导体工业为了追求更高的装置密度、更高效能和更低成本而往纳米技术工艺节点发展，来自制造和设计问题的挑战促使三维设计的发展，例如鳍式场效晶体管(FinField Effect Transistor，FinFET)和栅极环绕(Gate-All Around，GAA)晶体管。鳍式场效晶体管包括朝大致垂直于基底的顶表面的平曼的方向抬升至基底上方的延伸半导体鳍。鳍式场效晶体管的通道形成于延伸的半导体鳍中。在鳍上方(例如环绕鳍)提供栅极。栅极环绕晶体管包括一个或多个具有栅极环绕纳米片或纳米线的纳米片或纳米线通道区。鳍式场效晶体管和栅极环绕晶体管可减少短通道效应。
发明内容
在一些实施例中，提供半导体装置，半导体装置包括井区；晶体管，位于井区上方；导线，具有与井区的侧壁电性接触的侧壁，其中导线与晶体管的第一源极/漏极区电性接触；以及衬垫层，设置于导线的侧壁与井区的侧壁之间。
在一些其他实施例中，提供半导体装置，半导体装置包括第一井区，包括第一型的掺杂物；第二井区，邻接第一井区，且包括不同于第一型的掺杂物的第二型的掺杂物；第一单元，被配置以进行逻辑功能，且包括:第一晶体管，位于第一井区上方；以及第二晶体管，位于第二井区上方；第一衬垫层，在第一单元与第二单元的单元边界处至少部分地埋置于第一井区中；以及第一导线，位于第一衬垫层上方，且通过第一衬垫层与第一井区隔开，其中第一导线电性耦接至第一晶体管。
在另外一些实施例中，提供半导体装置的形成方法，此方法包括在半导体层中形成井区；在井区上方形成第一鳍和第二鳍；在第一鳍上形成第一间隙壁，在第二鳍上形成第二间隙壁；移除井区位于第一间隙壁与第二间隙壁之间的部分，以定义沟槽；在沟槽中形成衬垫层；以及在衬垫层上方的沟槽中形成导线，其中导线电性接触井区。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A显示根据一些实施例的包括多个用于进行逻辑功能的单元的部分单元布局的俯视图。
图1B显示根据一些实施例的图1A的区域A的放大俯视图。
图2-9显示根据一些实施例的在各种制造阶段的半导体装置。
图10显示根据一些实施例的半导体装置。
图11显示根据一些实施例的半导体装置。
图12-18显示根据一些实施例的在各种制造阶段的半导体装置。
附图标记说明如下：
100、300 半导体装置
102、102A 单元
104 边界
104a 上方单元边界
104b 下方单元边界
105 半导体层
106 N型区
108 P型区
110 N型井区
112A、112B、205A、205B 接点
114 栅极电极
115 P型井区
120A 第一鳍
120B 第二鳍
125 硬掩膜层
130A、130B 侧壁间隙壁
135 图案化掩膜层
140A、140B 沟槽
145A、145B 衬垫层
150 导线
150A 第一导线
150B 第二导线
151 宽度
152 长度
155 隔离结构
160 阻挡层
165 虚设栅极结构
166、365 栅极结构
170A、170B、175A、175B 晶体管
200、375 介电层
210A、210B 背侧接点
215 介电间隙壁
225 源极/漏极区
230 电阻
310A、310B 鳍
315A、315B 主动半导体材料层
320A、320B 牺牲半导体层
370A、370B 掺杂源极/漏极区
A 区域
Bias rail 偏压轨
Gate 栅极
VBN、VBP 偏压电压
具体实施方式
要了解的是以下的揭露内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化揭露内容的说明。当然，这些仅为范例并非用以限定本发明。例如，以下的揭露内容叙述了将一第一部件形成于一第二部件的上或上方，即表示其包括了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包括了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，揭露内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
本文提供用于制造半导体装置的一种或多种技术。在一些实施例中，半导体装置包括设置于半导体层中的井区。在一些实施例中，第一晶体管形成于井区上方。在一些实施例中，第一晶体管为包括鳍的鳍式场效晶体管(FinFET)。在一些实施例中，第一晶体管为栅极环绕(Gate-All Around，GAA)纳米片或纳米线晶体管。如本文所用，纳米片指大致平坦的近二维结构，而纳米线指具有尺寸相似的二维的结构。在一些实施例中，沟槽通过与第一晶体管相邻的井区的一部分定义。在一些实施例中，衬垫层和导线形成于沟槽中，并电性耦接至电源。在一些实施例中，将电源接地。在一些实施例中，电源为非接地电位。在一些实施例中，电源包括偏压电压源。在一些实施例中，第一晶体管的第一源极/漏极区与导线之间的电阻通过井区与导线之间的衬垫层降低，以降低闩锁(latch-up)发生于第一晶体管的可能性。
在一些实施例中，芯片中的每个单元被配置以进行逻辑功能。每个单元可作为反相器、反及(not-and，NAND)闸、反或(not-or，NOR)闸、正反器等，且包括被配置以使芯片能够进行逻辑功能的电路。图1A显示根据一些实施例的包括半导体装置100的多个单元102的部分单元布局的俯视图。在一些实施例中，多个单元102排成列。一列的单元102与相邻列的单元102之间的边界104在本文可被称为单元边界。在一些实施例中，导线150(在本文也被称为电源轨或偏压轨)设置于边界104以将电源提供至每个单元102。
请参照图1B，其显示根据一些实施例的图1A的区域A的放大俯视图。在一些实施例中，具有在上方单元边界104a处定义的第一单元边界和在下方单元边界104b处定义的第二单元边界的多个单元102的单元102A包括由N型井区110定义的N型区106和由P型井区115定义的P型区108。在一些实施例中，导线150的第一导线150A设置于在单元102A的上方单元边界104a处的N型井区110中，且导线150的第二导线150B设置于在单元102A的下方单元边界104b处的P型井区115中。
在一些实施例中，第一鳍120A设置于N型区106中的N型井区110上方，且部分地定义单元102A的第一晶体管。在一些实施例中，第二鳍120B设置于P型区108中的P型井区115上方，且部分地定义单元102A的第二晶体管。在一些实施例中，第一晶体管的第一源极/漏极区(其可形成于第一鳍120A中或形成于第一鳍120A上方)(例如形成于第一鳍120A的一部分上方的外延区)通过接点112A耦接至第一导线150A。在一些实施例中，第二晶体管的第一源极/漏极区(其可形成于第二鳍120B中或形成于第二鳍120B上方)(例如形成于第二鳍120B的一部分上方的外延区)通过接点112B耦接至第二导线150B。在一些实施例中，第一导线150A通过接点205A耦接至参考供应电压VSS，或第二导线150B通过接点205B耦接至参考供应电压VSS。在一些实施例中，第一导线150A通过接点205A耦接至电源供应电压VDD，或第二导线150B通过接点205B耦接至电源供应电压VDD。
在一些实施例中，第一晶体管和第二晶体管共用栅极电极114(有时被简称为共同栅极电极)，栅极电极114将第一晶体管的第一源极/漏极区和第二晶体管的第一源极/漏极区隔开，也将第二晶体管的第一源极/漏极区和第二晶体管的第二源极/漏极区隔开。在一些实施例中，将第一晶体管的通道定义于栅极电极114下方的第一鳍120A中，且将第二晶体管的通道定义于栅极电极114下方的第二鳍120B中。在一些实施例中，第一晶体管的通道在第一方向延伸于第一晶体管的第一源极/漏极区与第一晶体管的第二源极/漏极区之间。在一些实施例中，第二晶体管的通道在第一方向延伸于第二晶体管的第一源极/漏极区与第二晶体管的第二源极/漏极区之间。在一些实施例中，第一导线150A在第一方向延伸，使得第一导线150A平行于第一鳍120A延伸。在一些实施例中，第二导线150B在第一方向延伸，使得第二导线150B平行于第二鳍120B延伸。
图2-9显示根据一些实施例的在各种制造阶段中包括单元102A的半导体装置100。图2-11包括简化的平面图，其显示各种剖面示意图从何处截取。请参照图1B，显示于图2-11中的X1-X1和X2-X2视图为根据栅极宽度方向通过半导体装置100所截取的剖面示意图。并非所有显示于剖面示意图的工艺方面将显示于平面图中。
请参照图2，其显示根据一些实施例的半导体装置100。在图2-7中，X1-X1和X2-X2视图的结构相同，因此仅显示一个视图。半导体装置100包括半导体层105。在一些实施例中，半导体层105包括结晶硅。在一些实施例中，半导体装置100包括形成于半导体层105中的N型井区110和P型井区115。在一些实施例中，通过将P型井区115将形成的半导体层105的区域遮蔽，或已形成P型井区115，并进行注入工艺以将掺杂物注入半导体层105中来形成N型井区110。在一些实施例中，注入半导体层105将形成N型井区110的区域的掺杂物包括n型掺杂物，例如磷、砷或其他合适的n型掺杂物。在一些实施例中，通过将N型井区110将形成的半导体层105的区域遮蔽，或已形成N型井区110，并进行注入工艺以将掺杂物注入半导体层105中来形成P型井区115。在一些实施例中，注入半导体层105将形成P型井区115的区域的掺杂物包括p型掺杂物，例如硼、BF2或其他合适的p型掺杂物。
在一些实施例中，第一鳍120A和第二鳍120B形成于半导体层105上方。在一些实施例中，在已形成N型井区110和P型井区115之后，通过在半导体层105上方形成硬掩膜层125，并将硬掩膜层125图案化已定义鳍图案来形成第一鳍120A和第二鳍120B。在一些实施例中，通过使用图案化硬掩膜层125作为蚀刻模板在半导体层105中蚀刻沟槽以形成第一鳍120A和第二鳍120B。因此，在一些实施例中，第一鳍120A由N型井区110的上部形成，且第二鳍120B由P型井区115的上部形成。在一些实施例中，第一鳍120A和第二鳍120B生长于半导体层105上方，而不是由半导体层105的P型井区115或N型井区110部分形成。一般来说，第一鳍120A和第二鳍120B定义形成装置(例如鳍式场效晶体管)的主动区。
请参照图3，根据一些实施例，侧壁间隙壁130A和130B与第一鳍120A和第二鳍120B相邻形成。在一些实施例中，通过在第一鳍120A和第二鳍120B上方形成顺应性间隔层，并进行非等向性蚀刻工艺以移除间隔层在硬掩膜层125和半导体层105的水平表面上的部分来形成侧壁间隙壁130A和130B。在一些实施例中，侧壁间隙壁130A和130B包括相同于硬掩膜层125的材料组成。在一些实施例中，侧壁间隙壁130A和130B包括氮和硅或其他合适的材料。
请参照图4，根据一些实施例，图案化掩膜层135形成于硬掩膜层125、第一鳍120A、第二鳍120B以及侧壁间隙壁130A和130B上方。在一些实施例中，沟槽140A通过使用图案化掩膜层135作为蚀刻模板形成于N型井区110中，且沟槽140B通过使用图案化掩膜层135作为蚀刻模板形成于P型井区115中。在一些实施例中，侧壁间隙壁130A和130B进一步用作蚀刻工艺期间的蚀刻模板以形成沟槽140A和140B。在一些实施例中，例如其中图案化掩膜层135暴露硬掩膜层125的一部分，硬掩膜层125也作为蚀刻模板的一部分。在一些实施例中，图案化掩膜层135包括光致抗蚀剂。在一些实施例中，当形成沟槽140A和140B时，侧壁间隙壁130A和130B用于自对准蚀刻工艺。
请参照图5，根据一些实施例，移除图案化掩膜层135，且衬垫层145A和145B形成于沟槽140A和140B中。在一些实施例中，衬垫层145A形成于沟槽140A中，以直接接触至少N型井区110的侧壁或在衬垫层145A下方的N型井区110的表面，并定义沟槽140A的底部。在一些实施例中，衬垫层145B形成于沟槽140B中，以直接接触至少P型井区115的侧壁或在衬垫层145B下方的P型井区115的表面，并定义沟槽140B的底部。
在一些实施例中，衬垫层145A和145B包括金属籽晶层、界面层、粘着层、阻挡层等或前述的组合。在一些实施例中，衬垫层145A和145B包括导电层，例如TiN、WN、TaN、Ru、W、Cu、Ti、Al、TiAl、TiAlN、TiAlC、TiAlCN、TaC、TaCN、TaSiN、Mn、Zr或其他合适的材料。在一些实施例中，通过在半导体装置100上方沉积衬垫层145A和145B的顺应性材料层，并进行蚀刻工艺以移除顺应层不位于沟槽140A和140B中的部分，以在沟槽140A和140B中形成衬垫层145A和145B。在一些实施例中，衬垫层145A和145B具有相同的材料组成。在一些实施例中，衬垫层145A的材料组成不同于衬垫层145B的材料组成。在衬垫层145A包括金属的一些实施例中，衬垫层145A和N型井区110形成萧特基二极管(Schottky diode)，其中衬垫层145A作为阳极或阴极之一，且N型井区110作为阳极或阴极中的另一个。在一些实施例中，衬垫层145A接触N型井区110的界面可被称为萧特基势垒(Schottky barrier)。在衬垫层145B包括金属的一些实施例中，衬垫层145B和P型井区115形成萧特基二极管，其中衬垫层145B作为阳极或阴极之一，且P型井区115作为阳极或阴极中的另一个。在一些实施例中，衬垫层145B接触P型井区115的界面可被称为萧特基势垒。
在一些实施例中，衬垫层145A和145B包括硅化物层。在一些实施例中，通过在半导体装置100上方沉积顺应性耐火金属层，并进行蚀刻工艺以移除顺应层不位于沟槽140A和140B中的部分，以形成硅化物层。在一些实施例中，耐火金属包括镍、铂、钴或其他合适的材料。在一些实施例中，选择不同的耐火金属用于每个沟槽140A和140B。在一些实施例中，进行退火工艺使得耐火金属与下方的含硅材料反应以形成金属硅化物，并进行蚀刻工艺以移除耐火金属层未反应的部分。在一些实施例中，进行额外的退火工艺以形成金属硅化物的最终相。在一些实施例中，硅化物形成工艺消耗了半导体层105的一些材料。在一些实施例中，衬垫层145A和145B或衬垫层145A和145B的前驱物通过化学气相沉积(chemical vapordeposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、电镀工艺、无电电镀工艺或其他合适的工艺形成。
请参照图6，根据一些实施例，第一导线150A和第二导线150B形成于沟槽140A和140B中。在一些实施例中，衬垫层145A设置于第一导线150A的底表面与第一导线150A形成于其上的N型井区110之间。在一些实施例中，衬垫层145B设置于第二导线150B的底表面与第二导线150B形成于其上的P型井区115之间。在一些实施例中，第一导线150A的侧壁的至少一部分与N型井区110的侧壁电性接触，且第二导线150B的侧壁的至少一部分与P型井区115的侧壁电性接触。如本文所用，术语“电性接触”意指处于电性接触的两元件彼此电性耦接，使得电流能够从处于电性接触的一个元件流向处于电性接触的另一个元件。此两元件可彼此直接物理接触或不物理接触。
在一些实施例中，通过在半导体装置100上方沉积导电层，并进行蚀刻工艺以将导电材料凹陷，以形成第一导线150A和第二导线150B。在一些实施例中，导电材料包括钨、铝、铜、钴或其他合适的材料。在一些实施例中，导电材料通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺或其他合适的工艺形成。在一些实施例中，第一导线150A和第二导线150B的至少一者的一部分延伸超出沟槽140A和140B，使得第一导线150A和第二导线150B的至少一者的顶表面在半导体层105的顶表面之上。在一些实施例中，将第一导线150A和第二导线150B的至少一者相对于半导体层105的顶表面凹陷，使得第一导线150A和第二导线150B的至少一者的顶表面在半导体层的顶表面之下。在一些实施例中，第一导线150A和第二导线150B的至少一者的顶表面与半导体层的顶表面共平面。在一些实施例中，第一导线150A和第二导线150B具有宽度151在约5-100nm。在一些实施例中，第一导线150A和第二导线150B的至少一者的底表面与半导体层105的顶表面间隔开约0-200nm。在一些实施例中，第一导线150A和第二导线150B的至少一者的底表面与半导体层105的顶表面间隔开约50-100nm。在一些实施例中，基于第一导线150A和第二导线150B的至少一者的宽度151的限制来选择第一导线150A和第二导线150B的至少一者的底表面与半导体层105的顶表面之间的间隔，宽度151的限制源自第一鳍120A与第二鳍120B之间所期望的间隔和第一导线150A和第二导线150B的至少一者的所期望的导电率。在一些实施例中，基于第一导线150A和第二导线150B的至少一者的宽度151的限制来选择第一导线150A和第二导线150B的至少一者的底表面与半导体层105的顶表面之间的间隔，宽度151的限制源自第一鳍120A与第二鳍120B之间所期望的间隔、用以形成沟槽140A和140B的制造过程、第一导线150A和第二导线150B的材料组成或用以形成第一导线150A和第二导线150B的制造过程。举例来说，在一些实施例中，由于用以形成沟槽140A和140B的制造过程的缘故，因此沟槽140A和140B为锥形。假如沟槽140A和140B的底部太窄，第一导线150A和第二导线150B的材料可能在用以形成第一导线150A和第二导线150B的制造过程期间夹断(pinch-off)，其可导致电阻引入第一导线150A和第二导线150B中，因为空气间隙形成于第一导线150A和第二导线150B在沟槽140A和140B中夹断的位置。在一些实施例中，第一导线150A的一部分与衬垫层145A至少部分地重叠。在一些实施例中，第二导线150B的一部分与衬垫层145B至少部分地重叠。在一些实施例中，第一导线150A的一部分(例如第一导线150A的侧壁或底表面的至少一者)直接接触衬垫层145A。在一些实施例中，第二导线150B的一部分(例如第二导线150B的侧壁或底表面的至少一者)直接接触衬垫层145B。
请参照图7，根据一些实施例，移除硬掩膜层125以及侧壁间隙壁130A和130B，且隔离结构155(例如浅沟槽隔离区(shallow trench isolation，STI))形成于第一鳍120A与第二鳍120B之间。在一些实施例中，进行蚀刻工艺以移除硬掩膜层125以及侧壁间隙壁130A和130B。在一些实施例中，通过在第一鳍120A与第二鳍120B之间沉积介电层，并通过进行蚀刻工艺将介电层凹陷以暴露出当沉积介电层时被隐藏的第一鳍120A和第二鳍120B的侧壁的至少一部分，以形成隔离结构155。在一些实施例中，隔离结构155包括硅和氧。在一些实施例中，如图7所示，隔离结构155为第一导线150A与第一鳍120A之间的设置层。在一些实施例中，如图7所示，隔离结构155为第二导线150B与第二鳍120B之间的设置层。
在一些实施例中，在形成隔离结构155之前，阻挡层160(在图7中以虚线显示，但是不重复于后续图式中)形成于第一导线150A和第二导线150B的至少一者的暴露部分上方。在一些实施例中，阻挡层160的使用取决于第一导线150A和第二导线150B的材料以及隔离结构155的材料。在一些实施例中，阻挡层160沉积于半导体装置100上方，并进行蚀刻工艺以移除阻挡层160不在第一导线150A和第二导线150B的至少一者上方的部分。在一些实施例中，阻挡层160包括TiN、TaN的至少一者，或其他合适的材料。
请参照图8，根据一些实施例，虚设栅极结构165形成于第一鳍120A和第二鳍120B的一部分上方(例如在第一鳍120A和第二鳍120B的通道区上方)和隔离结构155的一部分上方。根据一些实施例，虚设栅极结构165通过在第一鳍120A和第二鳍120B以及隔离结构155上方形成牺牲栅极介电层和牺牲多晶硅材料层来形成。在一些实施例中，根据栅极后制或取代栅极工艺，在形成虚设栅极(Gate)结构165之后，进行与半导体装置相关联的各种工艺(包括图案化工艺、沉积工艺、注入工艺或生长工艺的至少一者)，以形成栅极间隙壁和源极/漏极区，并在第一鳍120A和第二鳍120B的一部分上方定义一个或多个栅极结构166(例如金属栅极结构)，如图9所示。在一些实施例中，第一鳍120A和第二鳍120B以及栅极结构166形成晶体管170A、170B、175A、175B。如图9所示，在一些实施例中，由于虚设栅极结构165形成于隔离结构155上方，因此隔离结构155设置于栅极结构166与第一导线150A之间以及栅极结构166与第二导线150B之间。
请参照图9，根据一些实施例，介电层200形成于第一鳍120A和第二鳍120B上方，且接点205A和205B形成于介电层200中。在一些实施例中，接点205A和205B电性连接至第一导线150A和第二导线150B。在一些实施例中，介电层200包括二氧化硅或低介电常数材料。在一些实施例中，介电层200包括一层或多层低介电常数介电材料。低介电常数介电材料具有介电常数值(k值)小于约3.9。一些低介电常数介电材料具有介电常数值小于约3.5，且可具有介电常数值小于约2.5。用于介电层200的材料包括Si、O、C或H的至少一者，例如SiCOH和SiOC或其他合适的材料。有机材料(例如聚合物)可用于介电层200。在一些实施例中，介电层200包括一层或多层含碳材料、有机硅酸盐玻璃或含成孔剂材料。在一些实施例中，介电层200包括氮。介电层200可例如通过电浆辅助化学气相沉积(plasma-enhanced chemicalvapor deposition，PECVD)、低压化学气相沉积(low pressure CVD，LPCVD)、原子层化学气相沉积(atomic layer CVD，ALCVD)或旋涂技术形成。在介电层200通过使用电浆辅助化学气相沉积形成的一些实施例中，介电层200沉积于基底的温度在约25℃至约400℃的范围中以及压力小于100Torr。在一些实施例中，通过在介电层200中形成接触开口，并在接触开口中形成一层或多层材料，以形成接点205A和205B。在一些实施例中，接触开口通过进行蚀刻工艺形成，蚀刻工艺使用形成于介电层200上方的图案化蚀刻掩膜。在一些实施例中，接点205A和205B包括金属籽晶层、界面层、粘着层、阻挡层、导电材料填充层等或前述的组合。在一些实施例中，接点205A和205B包括导电层，例如TiN、WN、TaN、Ru、W、Cu、Co、Ti、Al、TiAl、TiAlN、TiAlC、TiAlCN、TaC、TaCN、TaSiN、Mn、Zr或其他合适的材料。在一些实施例中，接点205A和205B通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺、前述的组合或其他合适的工艺形成。
请参照图10，根据一些实施例，半导体装置包括形成于第一鳍120A和第二鳍120B上方的介电层200以及形成于半导体层105中并电性耦接至第一导线150A和第二导线150B的背侧接点210A和210B。在一些实施例中，通过在半导体层105中形成接触开口，在接触开口中形成介电间隙壁215，以及在接触开口中形成一层或多层的背侧接点210A和210B，以形成背侧接点210A和210B。在一些实施例中，接触开口通过进行蚀刻工艺来形成，蚀刻工艺使用形成于半导体层105的背面上的图案化蚀刻掩膜。在一些实施例中，通过在接触开口中和半导体层105的背面上形成顺应性间隔层，并进行非等向性蚀刻工艺以移除间隔层位于半导体层105的水平面上和接触开口的底部的部分以暴露出第一导线150A和第二导线150B，以形成介电间隙壁215。在一些实施例中，背侧接点210A延伸通过N型井区110并接触衬垫层145A。在一些实施例中，背侧接点210B延伸通过P型井区115并接触衬垫层145B。在一些实施例中，进行额外的蚀刻工艺以在衬垫层145A和145B中形成开口。在一些实施例中，例如其中衬垫层145A和145B包括金属硅化物，开口不形成于衬垫层145A和145B中。在一些实施例中，介电间隙壁215包括氮和硅。在一些实施例中，介电间隙壁215包括氧和硅。在一些实施例中，背侧接点210A和210B包括金属籽晶层、界面层、粘着层、阻挡层、导电材料填充层等或前述的组合。在一些实施例中，背侧接点210A和210B包括导电层，例如TiN、WN、TaN、Ru、W、Cu、Co、Ti、Al、TiAl、TiAlN、TiAlC、TiAlCN、TaC、TaCN、TaSiN、Mn、Zr或其他合适的材料。在一些实施例中，背侧接点210A和210B通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺、前述的组合或其他合适的工艺形成。
在一些实施例中，第一导线150A连接至第一电压源以将N型井区110偏压，且第二导线150B连接至第二电压源以将P型井区115偏压。在一些实施例中，通过将N型井区110中的第一导线150A耦接至参考供应电压VSS以及将P型井区115中的第二导线150B耦接至电源供应电压VDD，以将中性偏压应用至半导体装置100中的晶体管170A、170B、175A、175B。在一些实施例中，参考供应电压VSS包括接地。在一些实施例中，通过将N型井区110中的第一导线150A耦接至第一偏压电压源VBIASN以及将P型井区115中的第二导线150B耦接至第二偏压电压源VBIASP，以将逆偏压应用至半导体装置100中的晶体管170A、170B、175A、175B。在一些实施例中，通过提供大于电源供应电压VDD的电位的第二偏压电压源VBIASP或提供小于参考供应电压VSS的负电位的第一偏压电压源VBIASN或提供以上两者来应用反向逆偏压。在一些实施例中，通过提供小于包括负电压的电源供应电压VDD的电位的第二偏压电压源VBIASP或提供大于参考供应电压VSS的电位的第一偏压电压源VBIASN或提供以上两者来应用正向逆偏压。在一些实施例中，相对于在中性偏压的情况下的临界电压，提供正向逆偏压降低了晶体管170A、170B、175A、175B的临界电压。在一些实施例中，相对于在中性偏压的情况下的临界电压，提供正向逆偏压增加了晶体管170A、170B、175A、175B的临界电压。
请参照图11，根据一些实施例，提供显示第一鳍120A、第二鳍120B和N型井区110的半导体装置100的一部分的等轴视图。在图10显示的实施例中，第一导线150A的顶表面与包括N型井区110的半导体层105的顶表面共平面。在一些实施例中，第一导线150A位于单元边界104A处，其中形成于单元边界104A的左侧的晶体管170A被包括在一单元中，且形成于单元边界104A的右侧的晶体管175A被包括在单元102A中。在一些实施例中，衬垫层145A和145B包括硅化物材料，欧姆连接(ohmic connection)形成于第一导线150A与N型井区110之间以及第二导线150B与P型井区115之间。在一些实施例中，萧特基连接(Schottkyconnection)形成于衬垫层145A与N型井区110之间或衬垫层145B与P型井区115之间的至少一者。在金属与半导体材料之间的萧特基连接作为低正向电压降二极管。在一些实施例中，井区电阻存在于第一导线150A与晶体管175A的源极/漏极区225之间，以电阻230表示。在半导体装置中，由于寄生PNP和NPN双极性晶体管之间的相互作用而形成硅控整流器，硅控整流器有着正反馈可导致电源轨和接地轨短路，因此当在电源供应电压VDD轨与参考供应电压VSS轨之间形成低阻抗路径时，可能会产生闩锁。在一些实施例中，通过在N型井区110、P型井区115与第一导线150A、第二导线150B之间提供衬垫层以降低井区电阻，降低了闩锁情况发生的可能性。在一些实施例中，在N型井区110、P型井区115与第一导线150A、第二导线150B之间的衬垫层145A和145B的存在消除了对拾取单元(pickup cell)将电压源连接至N型井区110和P型井区115的需要，进而缩小了单元面积。在一些实施例中，因为在N型井区110、P型井区115与第一导线150A、第二导线150B之间的衬垫层145A和145B的存在抑制了电源供应电压VDD轨与参考供应电压VSS轨之间形成低阻抗路径，进而抑制闩锁情况发生，因此芯片中的拾取单元的总数减少了90％或更多。
图12-18显示根据一些实施例的在各种制造阶段的半导体装置300。图12-18包括简化的平面图，其显示各种剖面示意图从何处截取。请参照图12，X1-X1和X2-X2视图为根据栅极宽度方向通过半导体装置300所截取的剖面示意图。并非所有显示于剖面示意图的工艺方面将显示于平面图中。
请参照图12，根据一些实施例，显示用于形成半导体装置300的多个层。在一些实施例中，半导体装置300包括基于纳米结构的晶体管。本文使用的纳米结构指大致平坦、近二维结构(例如有时被称为纳米片)以及具有尺寸相似的二维的结构(例如有时被称为纳米线)。
半导体装置300包括半导体层105。在一些实施例中，半导体层105包括结晶硅。在一些实施例中，半导体装置300包括形成于半导体层105中的N型井区110和P型井区115。在一些实施例中，通过将P型井区115将形成的半导体层105的区域遮蔽，或已形成P型井区115，并进行注入工艺以将掺杂物注入半导体层105中来形成N型井区110。在一些实施例中，注入半导体层105将形成N型井区110的区域的掺杂物包括n型掺杂物，例如磷、砷或其他合适的n型掺杂物。在一些实施例中，通过将N型井区110将形成的半导体层105的区域遮蔽，或已形成N型井区110，并进行注入工艺以将掺杂物注入半导体层105中来形成P型井区115。在一些实施例中，注入半导体层105将形成P型井区115的区域的掺杂物包括p型掺杂物，例如硼、BF2或其他合适的p型掺杂物。
在一些实施例中，通过形成半导体材料层的堆叠物，在半导体材料层的堆叠物上方形成硬掩膜层125，将硬掩膜层125图案化，并使用硬掩膜层125作为蚀刻模板以蚀刻半导体材料层的堆叠物来定义鳍310A和310B，以在N型井区110和P型井区115上方形成鳍310A和310B。在一些实施例中，鳍310A和310B包括主动半导体材料层315A和315B以及牺牲半导体层320A和320B。在一些实施例中，主动半导体材料层315A和315B的材料不同于牺牲半导体层320A和320B的材料，以提供蚀刻选择性并允许牺牲半导体层320A和320B的移除。
在一些实施例中，主动半导体材料层315A和315B包括相同的材料组成，且牺牲半导体层320A和320B包括相同的材料组成。在一些实施例中，主动半导体材料层315A和315B包括大致纯硅，且牺牲半导体层320A和320B包括硅锗，例如SixGe1-x，其中x在0.25至0.85的范围中。
在一些实施例中，主动半导体材料层315A和315B为不同材料，且牺牲半导体层320A和320B为不同材料。在一些实施例中，主动半导体材料层315A包括大致纯硅，且主动半导体材料层315B包括硅锗，例如SixGe1-x，其中x在0.25至0.85的范围中。在一些实施例中，牺牲半导体层320A和320B包括不同的Ge合金浓度，以提供相对于主动半导体材料层315A和315B的蚀刻选择性。
在一些实施例中，主动半导体材料层315A和315B以及牺牲半导体层320A和320B的数量多于两个。在一些实施例中，可改变主动半导体材料层315A和315B以及牺牲半导体层320A和320B的顺序。在一些实施例中，可改变主动半导体材料层315A和315B以及牺牲半导体层320A和320B的厚度，且这些厚度不需相同。
请参照图13，根据一些实施例，侧壁间隙壁130A和130B与鳍310A和310B相邻形成。在一些实施例中，通过在鳍310A和310B上方形成顺应性间隔层，并进行非等向性蚀刻工艺以移除间隔层在硬掩膜层125和半导体层105的水平表面上的部分来形成侧壁间隙壁130A和130B。在一些实施例中，侧壁间隙壁130A和130B包括相同于硬掩膜层125的材料组成。在一些实施例中，侧壁间隙壁130A和130B包括氮和硅或其他合适的材料。
请参照图14，根据一些实施例，图案化掩膜层135形成于硬掩膜层125、鳍310A和310B以及侧壁间隙壁130A和130B上方。在一些实施例中，沟槽140A通过使用图案化掩膜层135作为蚀刻模板形成于N型井区110中，且沟槽140B通过使用图案化掩膜层135作为蚀刻模板形成于P型井区115中。在一些实施例中，侧壁间隙壁130A和130B进一步用作蚀刻工艺期间的蚀刻模板以形成沟槽140A和140B。在一些实施例中，例如其中图案化掩膜层135暴露硬掩膜层125的一部分，硬掩膜层125也作为蚀刻模板的一部分。在一些实施例中，图案化掩膜层135包括光致抗蚀剂。在一些实施例中，当形成沟槽140A和140B时，侧壁间隙壁130A和130B用于自对准蚀刻工艺。
请参照图15，根据一些实施例，移除图案化掩膜层135，且衬垫层145A和145B形成于沟槽140A和140B中。在一些实施例中，衬垫层145A和145B包括金属籽晶层、界面层、粘着层、阻挡层等或前述的组合。在一些实施例中，衬垫层145A和145B包括导电层，例如TiN、WN、TaN、Ru、W、Cu、Ti、Al、TiAl、TiAlN、TiAlC、TiAlCN、TaC、TaCN、TaSiN、Mn、Zr或其他合适的材料。在一些实施例中，通过在半导体装置300上方沉积衬垫层145A和145B的顺应性材料层，并进行蚀刻工艺以移除顺应层不位于沟槽140A和140B中的部分，以在沟槽140A和140B中形成衬垫层145A和145B。在一些实施例中，衬垫层145A和145B具有相同的材料组成。在一些实施例中，衬垫层145A的材料组成不同于衬垫层145B的材料组成。在衬垫层145A包括金属的一些实施例中，衬垫层145A和N型井区110形成萧特基二极管，其中衬垫层145A作为阳极或阴极之一，且N型井区110作为阳极或阴极中的另一个。在一些实施例中，衬垫层145A接触N型井区110的界面可被称为萧特基势垒。在衬垫层145B包括金属的一些实施例中，衬垫层145B和P型井区115形成萧特基二极管，其中衬垫层145B作为阳极或阴极之一，且P型井区115作为阳极或阴极中的另一个。在一些实施例中，衬垫层145B接触P型井区115的界面可被称为萧特基势垒。
在一些实施例中，衬垫层145A和145B包括硅化物层。在一些实施例中，通过在半导体装置300上方沉积顺应性耐火金属层，并进行蚀刻工艺以移除顺应层不位于沟槽140A和140B中的部分，以形成硅化物层。在一些实施例中，耐火金属包括镍、铂、钴或其他合适的材料。在一些实施例中，选择不同的耐火金属用于每个沟槽140A和140B。在一些实施例中，进行退火工艺使得耐火金属与下方的含硅材料反应以形成金属硅化物，并进行蚀刻工艺以移除耐火金属层未反应的部分。在一些实施例中，进行额外的退火工艺以形成金属硅化物的最终相。在一些实施例中，硅化物形成工艺消耗了半导体层105的一些材料。在一些实施例中，衬垫层145A和145B或衬垫层145A和145B的前驱物通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、电镀工艺、无电电镀工艺或其他合适的工艺形成。
请参照图16，根据一些实施例，第一导线150A和第二导线150B形成于沟槽140A和140B中。在一些实施例中，第一导线150A的侧壁的至少一部分与N型井区110的侧壁电性接触，且第二导线150B的侧壁的至少一部分与P型井区115的侧壁电性接触。在一些实施例中，通过在半导体装置300上方沉积导电层，幷进行蚀刻工艺以将导电材料凹陷，以形成第一导线150A和第二导线150B。在一些实施例中，导电材料包括钨、铝、铜、钴或其他合适的材料。在一些实施例中，导电材料通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺或其他合适的工艺形成。在一些实施例中，第一导线150A和第二导线150B的至少一者的一部分延伸超出沟槽140A和140B，使得第一导线150A和第二导线150B的至少一者的顶表面在半导体层105的顶表面之上。在一些实施例中，将第一导线150A和第二导线150B的至少一者相对于半导体层105的顶表面凹陷，使得第一导线150A和第二导线150B的至少一者的顶表面在半导体层的顶表面之下。在一些实施例中，第一导线150A和第二导线150B的至少一者的顶表面与半导体层的顶表面共平面。在一些实施例中，第一导线150A和第二导线150B具有宽度151在约5-100nm。在一些实施例中，第一导线150A和第二导线150B的至少一者的底表面与半导体层105的顶表面间隔开约0-200nm。在一些实施例中，第一导线150A和第二导线150B具有长度152在约100-1000nm。在一些实施例中，第一导线150A的一部分与衬垫层145A至少部分地重叠。在一些实施例中，第二导线150B的一部分与衬垫层145B至少部分地重叠。
请参照图17，根据一些实施例，移除硬掩膜层125以及侧壁间隙壁130A和130B，且隔离结构155(例如浅沟槽隔离区(STI))形成于鳍310A与鳍310B之间。在一些实施例中，进行蚀刻工艺以移除硬掩膜层125以及侧壁间隙壁130A和130B。在一些实施例中，通过在鳍310A与鳍310B之间沉积介电层，幷通过进行蚀刻工艺将介电层凹陷以暴露出当沉积介电层时被隐藏的鳍310A和310B的侧壁的至少一部分，以形成隔离结构155。在一些实施例中，隔离结构155包括硅和氧。在一些实施例中，在形成隔离结构155之前，阻挡层160(在图17中以虚线显示，但是不重复于后续图式中)形成于第一导线150A和第二导线150B的暴露部分上方。在一些实施例中，阻挡层160的使用取决于第一导线150A和第二导线150B的材料以及隔离结构155的材料。在一些实施例中，阻挡层160沉积于半导体装置300上方，并进行蚀刻工艺以移除阻挡层160不在第一导线150A和第二导线150B上方的部分。
请参照图18，根据一些实施例，栅极结构365形成于鳍310A和310B的一部分上方(例如在鳍310A和310B的通道区上方)和隔离结构155上方。在一些实施例中，以掺杂源极/漏极区370A和370B取代主动半导体材料层315A和315B以及牺牲半导体层320A和320B。在一些实施例中，进行蚀刻工艺以移除源极/漏极区中的主动半导体材料层315A和315B以及牺牲半导体层320A和320B，并外延生长掺杂源极/漏极区370A和370B。在一些实施例中，掺杂源极/漏极区370A包括P型杂质。在一些实施例中，掺杂源极/漏极区370B包括N型杂质。
在一些实施例中，栅极结构365包括栅极介电层和栅极电极(未个别显示)。在一些实施例中，栅极介电层包括高介电常数介电材料。根据一些实施例，通过在鳍310A和310B以及隔离结构155上方形成牺牲栅极结构，并在牺牲栅极结构上方形成介电层375，以形成栅极结构365。在一些实施例中，以包括取代栅极介电层和栅极电极的栅极结构365取代牺牲栅极结构。在一些实施例中，移除牺牲栅极结构以定义介电层375中的栅极凹穴(gatecavity)，并移除暴露于栅极凹穴中的通道区中的牺牲半导体层320A和320B。在一些实施例中，取代栅极介电层和取代栅极环绕主动半导体材料层315A和315B。在一些实施例中，形成前侧或背侧接点以连接如上述图10和11所示的第一导线150A和第二导线150B。
在一些实施例中，第一导线150A和第二导线150B的存在降低了掺杂源极/漏极区370A与N型井区110之间以及掺杂源极/漏极区370A和370B与P型井区115之间的电阻。在半导体装置中，由于寄生PNP和NPN双极性晶体管之间的相互作用而形成硅控整流器，硅控整流器有着正反馈可导致电源轨和接地轨短路，因此当在电源供应电压VDD轨与参考供应电压VSS轨之间形成低阻抗路径时，可能会产生闩锁。在一些实施例中，通过在N型井区110、P型井区115与第一导线150A、第二导线150B之间提供衬垫层以降低井区电阻，降低了闩锁情况发生的可能性。在一些实施例中，在N型井区110、P型井区115与第一导线150A、第二导线150B之间的衬垫层145A和145B的存在消除了对拾取单元将电压源连接至N型井区110和P型井区115的需要，进而缩小了单元面积。
根据一些实施例，提供半导体装置。半导体装置包括井区，晶体管位于井区上方，导线具有与井区的侧壁电性接触的侧壁，以及衬垫层设置于导线的侧壁与井区的侧壁之间。导线进一步与晶体管的第一源极/漏极区电性接触。
在一些其他实施例中，其中晶体管的通道区定义于鳍中，通道区以第一方向延伸于晶体管的第一源极/漏极区与晶体管的第二源极/漏极区之间，且导线以第一方向延伸，使得导线与鳍平行延伸。
在一些其他实施例中，其中衬垫层设置于导线的底表面与井区之间。
在一些其他实施例中，上述半导体装置更包括隔离结构设置于晶体管的栅极结构与导线之间。
在一些其他实施例中，其中晶体管的通道区定义于鳍中，且半导体装置包括隔离结构，隔离结构设置于导线上方，且在导线与鳍之间横向设置。
在一些其他实施例中，上述半导体装置更包括接点延伸通过井区并接触衬垫层的底部。
在一些其他实施例中，上述半导体装置还包括介电层位于井区的侧壁与接点的侧壁之间。
在一些其他实施例中，其中衬垫层包括金属。
在一些其他实施例中，其中衬垫层为硅化物层。
在一些其他实施例中，其中衬垫层直接接触导线的侧壁和井区的侧壁。
在一些其他实施例中，其中衬垫层直接接触导线的底表面和在导线的底表面下方的井区的表面。
根据一些实施例，提供半导体装置。半导体装置包括第一井区包括第一型的掺杂物，第二井区邻接第一井区，且包括不同于第一型的掺杂物的第二型的掺杂物。半导体装置也包括被配置以进行逻辑功能的第一单元。第一单元包括第一晶体管位于第一井区上方，以及第二晶体管位于第二井区上方。第一衬垫层在第一单元与第二单元的单元边界处至少部分地埋置于第一井区中，以及第一导线位于第一衬垫层上方，且通过第一衬垫层与第一井区隔开。第一导线电性耦接至第一晶体管。
在一些其他实施例中，其中第一导线的底表面在第一井区的顶表面之下。
在一些其他实施例中，其中第一晶体管和第二晶体管共用共同栅极电极。
在一些其他实施例中，上述半导体装置更包括第二衬垫层在第一单元与第三单元的单元边界处至少部分地埋置于第二井区中，第三单元通过第一单元与第二单元隔开；以及第二导线位于第二衬垫层上方，且通过第二衬垫层与第二井区隔开，其中第二导线电性耦接至第二晶体管。
根据一些实施例，提供半导体装置的形成方法。此方法包括在半导体层中形成井区。在井区上方形成第一鳍和第二鳍。在第一鳍上形成第一间隙壁，在第二鳍上形成第二间隙壁。移除井区位于第一间隙壁与第二间隙壁之间的部分，以定义沟槽。在沟槽中形成衬垫层，以及在衬垫层上方的沟槽中形成导线。导线电性接触井区。
在一些其他实施例中，其中衬垫层包括金属，且衬垫层与井区之间的界面定义萧特基势垒。
在一些其他实施例中，其中衬垫层包括硅化物材料。
在一些其他实施例中，上述方法还包括形成接点电性耦接至导线。
在一些其他实施例中，其中形成接点的步骤包括在半导体层中形成接触开口以暴露出衬垫层；在接触开口中形成介电间隙壁；以及在接触开口中形成接点，其中接点通过介电间隙壁与半导体层间隔开。
前述内文概述了许多实施例的特征，使本技术领域中普通技术人员可以从各个方面更加了解本发明实施例。本技术领域中普通技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中普通技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。
虽然已经用特定于结构特征或方法动作的语言描述了主题，但是应当理解的是，所附权利要求范围的主题不必限于上述特定特征或动作。反而，上述特定特征和动作被公开为实现至少一些权利要求的范例形式。
本文提供各种操作和实施例。描述某些或所有操作的顺序不应解释为暗示这些操作必定与顺序有关。可以理解的是，替代的顺序将具有本文描述的优点。再者，可以理解的是，并非在本文提供的每个实施例中必须存在所有操作。另外，可以理解的是，在一些实施例中，并非所有操作都是必需的。
将理解的是，为了简单和易于理解的目的，本文中所描绘的层、部件、元件等以相对于彼此的特定尺寸(例如结构尺寸或定向)显示，且在一些实施例中，实际尺寸与本文显示的大致相同或不同。此外，存在用于形成本文提及的层、区域、部件、元件等的各种技术，例如蚀刻技术、平坦化技术、注入技术、掺杂技术、旋涂技术、溅镀技术、生长技术或沉积技术(例如化学气相沉积(CVD))。
再者，本文使用的“例示性”指作为范例、实例、显示等，且不一定是有利的。本发明实施例所用的“或”意指包括性的“或”而不是排他性的“或”。此外，除非另有说明或从上下文清楚地指示为单数，否则本发明实施例和所附申请专利范围所用的“一”通常意指“一个或多个”。再者，A和B的至少一者及/或类似物一般表示A或B或A和B。再者，在一定程度上，使用“包括”、“具有”、“有着”或前述的变形，这些术语旨在以类似于术语“包括”的方式包括在内。再者除非另有说明，否则“第一”、“第二”或类似术语幷非暗示时间方面、空间方面、顺序等。反之，此类术语仅用作部件、元件、项目等的标识符号、名称等。例如，第一元件和第二元件通常对应于元件A和元件B或两个不同或两个相同的元件或同一元件。
再者，虽然已经相对于一个或多个实施方式显示和描述了本公开，但是基于对本说明书和附图的阅读和理解，本领域的其他普通技术人员将想到等同的变更和修改。本发明实施例包括所有这些修改和变更，并且仅由所附申请专利范围的范围限制。特别是关于上述组件(例如，元件、资源等)进行的各种功能，除非另有说明，否则用于描述此类组件的术语旨在对应于进行所描述组件(例如，在功能上等效)的特定功能的任何组件，即使在结构上不等同于所揭露的结构。此外，虽然可能已经仅针对几种实施方式中的一种实施方式揭露了本揭露的特定特征，但是根据任何给定的或特定的应用，此种特征可以与其他实施方式的一个或多个其他特征组合可为所期望的和有利的。

Claims (1)

1.一种半导体装置，包括:
一井区；
一晶体管，位于该井区上方；
一导线，具有与该井区的一侧壁电性接触的一侧壁，其中该导线与该晶体管的一第一源极/漏极区电性接触；以及
一衬垫层，设置于该导线的该侧壁与该井区的该侧壁之间。
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