CN111244083B - 一种多工器及其制造方法 - Google Patents
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Abstract
本发明涉及滤波器技术领域，特别地涉及一种多工器及其制造方法，该多工器包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；相邻的叠加结构之间设有限定间距；对于各个所述叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆，下方芯片包括第二晶圆，第二晶圆上的谐振器及管脚与第一晶圆上的谐振器及管脚相向设置。本发明技术方案中，芯片间的耦合可通过调节叠加芯片之间的间隔来来减小或者避免，进而避免影响多工器的性能；在确保多工器性能的前提下，可进一步减小其平面面积，利于多工器向小型化方向发展。
Description
技术领域
本发明涉及滤波器技术领域，特别地涉及一种多工器及其制造方法。
背景技术
随着通信设备小型化和高性能趋势的加快，给射频前端在尺寸和性能提出了更高的挑战，由于对于频段的逐渐增加，更多的滤波器占据更大的终端尺寸，这与小型化的趋势是相悖的。在射频通信前端中，减小芯片尺寸一方面在于减小芯片本身的制造尺寸，另一方面在于缩小封装的间距，但封装间距的减小会带来工艺的极大考验以及良率的影响，因此减小芯片本身的制造尺寸至关重要。
传统的双工器或多工器中，有多颗芯片在平面排布，能够缩减的尺寸有限，并且芯片间距越小，相互之间的耦合越大，也会严重恶化芯片整体性能。
发明内容
有鉴于此，本发明的主要目的是提供一种多工器及其制造方法，在不影响多工器性能的情况下，可缩小其整体体积。
为实现上述目的，根据本发明的一个方面，提供了一种多工器，包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；相邻的叠加结构之间设有限定间距；对于各个所述叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆，下方芯片包括第二晶圆，第二晶圆上的谐振器及管脚与第一晶圆上的谐振器及管脚相向设置。
可选地，包括两个芯片组，分别为接收芯片B1RX、发送芯片B1TX、接收芯片B3RX和发送芯片B3TX；发送芯片B3TX和发送芯片B1TX叠加设置，接收芯片B3RX和接收芯片B1RX叠加设置；或者发送芯片B3TX和接收芯片B1RX叠加设置，发送芯片B1TX和接收芯片B3RX叠加设置。
可选地，上方的芯片的管脚与下方的芯片的管脚在水平方向上错开或部分重合设置。
可选地，对于各个所述叠加结构，叠加部分的面积占上方或下方芯片面积的占比的数值区间为0至100％。
可选地，上方的芯片的管脚所在区域的竖直投影与下方的芯片的管脚所在区域的竖直投影之间呈包含关系。
可选地，第二晶圆包裹第一晶圆，从而形成封装的叠加结构。
可选地，上方芯片和下方芯片之间的间隔为0～200um。
可选地，还包括封装基板，多个叠加结构通过封装基板封装。
本发明另一个方面还提供一种多工器制造方法，将不同频带的两个芯片上下叠加设置形成多个叠加结构；其中，各个叠加结构中，下方芯片的晶圆上的谐振器及管脚与上方芯片的晶圆上的谐振器及管脚相向设置；通过调节上方芯片和下方芯片之间的间隔调整叠加结构的耦合系数；将多个叠加结构置于封装基板上，相邻的叠加结构之间设置限定间距，利用封装基板对叠加结构封装从而制备成多工器。
可选地，通过调节上方芯片管脚与下方芯片谐振器版图区的相对位置调整叠加结构的耦合系数；其中，上方芯片管脚与下方芯片谐振器版图区错开设置，上方芯片的管脚下穿时穿过下方芯片的非谐振器版图区。
根据本发明的技术方案，将原平铺的芯片改为面对面对叠的叠加结构，其极大的缩减多工器的平面面积；其中，上方芯片中的谐振器和管脚与下方芯片中的谐振器和管脚相对设置，下方芯片的晶圆同时作为封装晶圆使用，因此，叠加结构中仍然只包括上下两层晶圆，在厚度上与现有的平铺方式并没有增加厚度。
本发明技术方案中，芯片间的耦合可通过调节叠加芯片之间的间隔来来减小或者避免，进而避免影响多工器的性能；在确保多工器性能的前提下，可进一步减小其平面面积，利于多工器向小型化方向发展。
附图说明
为了说明而非限制的目的，现在将根据本发明的优选实施例、特别是参考附图来描述本发明，其中：
图1为现有的四工器的封装结构图；
图2为叠加后的四工器的封装结构图；
图3为现有的单颗芯片的剖视图；
图4为叠加结构的剖视图；
图5为管脚分布示意图；
图6为B3TX的通带曲线图；
图7为B3RX的通带曲线图；
图8为B1TX的通带曲线图；
图9为B1RX的通带曲线图；
图10为B3TX的带外抑制曲线图；
图11为B3RX的带外抑制曲线图；
图12为B1TX的带外抑制曲线图；
图13为B1RX的带外抑制曲线图；
图14为B3TX和B3RX的隔离度曲线图；
图15为B1TX和B1RX的隔离度曲线图。
具体实施方式
本实施例提供了一种多工器，包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；相邻的叠加结构之间设有限定间距；对于各个叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆1，下方芯片包括第二晶圆2，第二晶圆2上的谐振器及管脚与第一晶圆1上的谐振器及管脚相向设置。
该多工器采用对叠的方式将两个芯片叠加，缩小了多工器平面面积，同时，每个叠加结构中只包含第一晶圆1和第二晶圆2，在叠加结构中，两个晶圆上的谐振器和管脚相向设置，因此，位于下方的第二晶圆2同时作为封装晶圆。在芯片叠加后，仍然包含两层晶圆，与现有的芯片结构相同，因此，厚度不会增加。由此可知，本实施例提供的多工器，平面面积缩小，厚度不变，从而减小整体体积。
以四工器为例，图1为现有的四工器的封装结构图，如图1所示，在封装基板(Package)上设有两组不同频率的芯片，分别为B1RX、B1TX和B3RX、B3TX，标准的封装结构需要保证四颗芯片之间具有一定的间隔，即图中的左斜线区域。
本发明实施例中，将芯片叠加设置，图2为叠加后的四工器的封装结构图，如图2所示，左边实线框是B3RX的芯片边界，虚线框是B1RX的芯片边界；右边的实现框是B3TX的芯片边界，虚线框是B1TX的芯片边界，中间的阴影区域为芯片之间的封装间距。采用面对面堆叠的方式，在平面上B1RX和B3RX在同一平面位置，B1TX和B3TX在同一平面位置(图2所示视角下)，由图2可以看出，多工器所占平面面积小于图1中的多工器的面积。其中，图2中B3RX和B1RX的位置可以互相对调，B3TX和B1TX的位置也可以互相对调，但因为B1TX和B1RX频率较高，芯片尺寸会更小，所以一般频率较高的芯片在下面。
本实施例中，对于各个叠加结构，叠加部分的面积占上方或下方芯片面积的占比的数值区间为0至100％。即上方芯片和下方芯片的叠加部分可以是部分交叠，也可以是全部交叠。叠加部分的面积占比为0时，上方芯片向下方芯片方向的投影，恰与下方芯片的一条边贴合对齐，此时，多工器在平面面积上的缩小量最小，仅缩小了相邻芯片之间的间隔(即图1中横向的阴影部分)；当叠加部分的面积占比为100时，上方芯片和下方芯片正面对面对叠，此时，对于多工器的平面面积缩小量最大。
如图3所示，为现有的单颗芯片的剖视图，包括FBAR wafer和cap wafer，谐振器制造在FBAR wafer，cap wafer用于密封和分布走线。由图3可以看出，如果简单的将两个芯片上下叠加，那么叠加后的结构应该包括四层wafer。而本实施例中，如图4所示，叠加结构采用面对面对叠的方式，位于下方的芯片的FBAR wafer上的谐振器朝向上方的芯片的FBARwafer设置，下方芯片的FBAR wafer同时起到密封和分布走线的作用。采用此方式，叠加情况下仍然只有两个wafer，因此，在厚度方面相比于现有技术并没有增加，并且封装的流程和之前一样，无需增加额外的封装环节。
本实施例中，叠加结构中的芯片为上下设置，上方芯片的管脚下穿时不会穿过下方芯片的谐振器，关于管脚的布置，上方芯片的管脚与下方芯片的管脚错开或部分重合设置。如图5所示，为管脚分布示意图，图中，深色为上方芯片管脚，浅色为下方芯片管脚，采用此种分布方式，一颗芯片(位于上方的芯片)的管脚可嵌入到另一颗芯片(位于下方的芯片)中，可以尽可能的缩小面积；其中，图5中所示的管脚之间为包含关系，上方芯片的管脚包含在下方芯片的外侧，本实施例中管脚还可采用其他的错开方式，此处不再一一赘述；另外，为了缩小面积，上下的管脚之间还可采用部分重合的分布方式；上图中左侧芯片尺寸是1200um*850um，右侧芯片尺寸是1100um*850um，因为有上下两片wafer，所以总面积是3910Kum2，对比的，原来四颗芯片的尺寸分别是1100um*750um，1100um*750um，900um*750um，860um*700um，总面积是5854K um2。芯片尺寸缩减了33％，另外封装的尺寸从2500um*2000um，缩小到2000um*1600um，面积缩小了36％。
本实施例芯片采用叠加结构，可极大的减小产品尺寸，尤其是减小多工器的平面面积。而面积减小的情况下，应避免或减小对多工器性能的影响；叠加结构中，芯片间的耦合对于芯片整体性能影响最为严重，通过改变芯片之间的间隔，可调节耦合的大小，进而避免或减小耦合对芯片性能的影响。优选地，上方芯片和下方芯片之间的间隔为0～200um。
如图6～15所示，图6～图9分别为B3TX、B3RX、B1TX和B1RX的通带曲线图；图10～13分别为B3TX、B3RX、B1TX和B1RX的带外抑制曲线图；图14为B3TX和B3RX的隔离度曲线图；图15为B1TX和B1RX的隔离度曲线图。有上述附图可知，各芯片的性能并没有因为结构改变而严重恶化，因此，此结构可在不影响多工器性能的情况下，改变产品体积，使其占用的平面面积更小。
本实施例还提供一种多工器制造方法，将不同频带的两个芯片上下叠加设置形成多个叠加结构；其中，各个叠加结构中，下方芯片的晶圆上的谐振器及管脚与上方芯片的晶圆上的谐振器及管脚相向设置；通过调节上方芯片和下方芯片之间的间隔调整叠加结构的耦合系数，间隔为0～200um；将多个叠加结构置于封装基板上，相邻的叠加结构之间设置限定间距，利用封装基板对叠加结构封装从而制备成多工器。
本实施例提供的多工器制造方法中，还可通过调整管脚的位置布置调节叠加结构的耦合系数。上方芯片包括谐振器版图区，上方芯片的管脚设置在谐振器版图区内，下方芯片包括谐振器版图区及设于谐振器版图区内的管脚。其中，将上方芯片中的管脚设置在远离下方芯片谐振器版图区的位置，上方芯片的管脚在下穿时穿过下方芯片的非谐振器版图区，上述管脚的布置方式能够实现上下两芯片之间的水平隔离，进而可减小耦合。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，取决于设计要求和其他因素，可以发生各种各样的修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (9)
1.一种多工器，包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；其特征在于，
不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；
相邻的叠加结构之间设有限定间距；
对于各个所述叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆，下方芯片包括第二晶圆，第二晶圆上的谐振器及管脚与第一晶圆上的谐振器及管脚相向设置；
第二晶圆作为封装晶圆，从而形成封装的叠加结构。
2.根据权利要求1所述的多工器，其特征在于，包括两个芯片组，分别为接收芯片B1RX、发送芯片B1TX、接收芯片B3RX和发送芯片B3TX；
发送芯片B3TX和发送芯片B1TX叠加设置，接收芯片B3RX和接收芯片B1RX叠加设置；
或者，
发送芯片B3TX和接收芯片B1RX叠加设置，发送芯片B1TX和接收芯片B3RX叠加设置。
3.根据权利要求1所述的多工器，其特征在于，上方的芯片的管脚与下方的芯片的管脚在水平方向上错开或部分重合设置。
4.根据权利要求1所述的多工器，其特征在于，
对于各个所述叠加结构，叠加部分的面积占上方或下方芯片面积的占比的数值区间为0至100％。
5.根据权利要求3所述的多工器，其特征在于，上方的芯片的管脚所在区域的竖直投影与下方的芯片的管脚所在区域的竖直投影之间呈包含关系。
6.根据权利要求1至4中任一项所述的多工器，其特征在于，
上方芯片和下方芯片之间的间隔为0～200um。
7.根据权利要求1至4中任一项所述的多工器，其特征在于，
还包括封装基板，多个叠加结构通过封装基板封装。
8.一种多工器制造方法，其特征在于，
将不同频带的两个芯片上下叠加设置形成多个叠加结构；
其中，各个叠加结构中，下方芯片的晶圆上的谐振器及管脚与上方芯片的晶圆上的谐振器及管脚相向设置；通过调节上方芯片和下方芯片之间的间隔调整叠加结构的耦合系数；下方芯片的晶圆作为封装晶圆，从而形成封装的叠加结构；
将多个叠加结构置于封装基板上，相邻的叠加结构之间设置限定间距，利用封装基板对叠加结构封装从而制备成多工器。
9.根据权利要求8所述的多工器制造方法，其特征在于，
通过调节上方芯片管脚与下方芯片谐振器版图区的相对位置调整叠加结构的耦合系数；
其中，上方芯片管脚与下方芯片谐振器版图区错开设置，上方芯片的管脚下穿时穿过下方芯片的非谐振器版图区。
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| GR01 | Patent grant | ||
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Denomination of invention: Multiplexer and manufacturing method thereof Effective date of registration: 20210908 Granted publication date: 20210416 Pledgee: Tianjin TEDA Haihe intelligent manufacturing industry development fund partnership (L.P.) Pledgor: ROFS MICROSYSTEM(TIANJIN) Co.,Ltd. Registration number: Y2021980009022 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20240130 Granted publication date: 20210416 |
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| PP01 | Preservation of patent right |