CN111245386B - 一种多工器 - Google Patents
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Abstract
本发明涉及滤波器技术领域，特别地涉及一种多工器，包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片及发送芯片；不同频带的两个芯片叠加设置，从而形成多个堆叠结构；对于每个堆叠结构中位于上方的芯片与位于下方的芯片，二者之间具有限定间隔并且二者的竖直投影具有交错区；相邻的堆叠结构之间设有限定间距。根据本发明的技术方案，将芯片由原平铺布置改为堆叠布置，尺寸方面，可以极大的缩小平面面积；而厚度方面，也可通过调整芯片厚度，使整体厚度不再增加。该多工器各个芯片所占用的面积更小，因此利于产品的小型化。
Description
技术领域
本发明涉及滤波器技术领域，特别地涉及一种多工器。
背景技术
随着通信设备小型化和高性能趋势的加快，给射频前端在尺寸和性能提出了更高的挑战，由于对于频段的逐渐增加，更多的滤波器占据更大的终端尺寸，这与小型化的趋势是相悖的。在射频通信前端中，减小芯片尺寸一方面在于减小芯片本身的制造尺寸，另一方面在于缩小封装的间距，但封装间距的减小会带来工艺的极大考验以及良率的影响，因此减小芯片本身的制造尺寸至关重要。
传统的双工器或者多工器中，有多颗芯片在平面排布，能够缩减的尺寸有限，并且芯片间距越小，相互之间的耦合越大，也会严重恶化芯片整体性能。
发明内容
有鉴于此，本发明的主要目的是提供一种多工器，在确保芯片性能的情况下，能缩小芯片的尺寸。
为实现上述目的，根据本发明的一个方面，提供了一种多工器，所述多工器包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片及发送芯片；不同频带的两个芯片叠加设置，从而形成多个堆叠结构；对于每个堆叠结构中位于上方的芯片与位于下方的芯片，二者之间具有限定间隔并且二者的竖直投影具有交错区；相邻的堆叠结构之间设有限定间距。
可选地，所述交错区的面积与任一所述竖直投影的面积相比，面积占比为0～100％。
可选地，位于上方的芯片的横向设有第一延伸部，位于下方的芯片的横向设有第二延伸部，上方的芯片及第一延伸部的竖直投影与下方的芯片及第二延伸部的竖直投影相重合。
可选地，所述第一延伸部中设置有信号线和/或接地线；并且/或者，所述第二延伸部中设置有信号线和/或接地线。
可选地，还包括封装基板，多个芯片组通过封装基板封装。
可选地，每组堆叠结构中，位于上方的芯片包括第一晶圆，第一晶圆上设有包含多个谐振器的第一谐振器版图区；位于下方的芯片包括第二晶圆，第二晶圆上设有包含多个谐振器的第二谐振器版图区；所述第一谐振器版图区的竖直投影和所述第二谐振器版图区的竖直投影形成重合区域和非重合区域；所述第一谐振器版图区内设有多个管脚，所述管脚的竖直投影位于所述非重合区域。
可选地，位于上方的芯片还包括用于包覆封装第一晶圆的第三晶圆或薄层；位于下方的芯片还包括用于包覆封装第二晶圆的第四晶圆。
可选地，第三晶圆或薄层与第二晶圆之间设有金属隔离层，所述金属隔离层与所述重合区域相重叠，且所述金属隔离层连接接地管脚。
可选地，所述第一晶圆和所述第二晶圆的厚度为50um～200um。
根据本发明的技术方案，将芯片由原平铺布置改为堆叠布置，尺寸方面，可以极大的缩小平面面积；而厚度方面，也可通过调整芯片厚度，使整体厚度不再增加。本发明中的多工器各个芯片所占用的面积更小，因此利于产品的小型化。
附图说明
为了说明而非限制的目的，现在将根据本发明的优选实施例、特别是参考附图来描述本发明，其中：
图1现有的多工器封装结构的主视图；
图2是本实施例一种堆叠结构的主视图；
图3是本实施例另一种堆叠结构的主视图；
图4是本实施例堆叠结构的一种剖视图；
图5是本实施例堆叠结构的另一种剖视图；
图6是本实施例堆叠结构的俯视图；
图7是本实施例堆叠结构加入金属隔离层的示意图；
图8是本实施例堆叠结构中B3TX的通带对比图；
图9是本实施例堆叠结构中B3RX的通带对比图；
图10是本实施例堆叠结构中B1TX的通带对比图；
图11是本实施例堆叠结构中B1RX的通带对比图；
图12是本实施例堆叠结构中B3TX的带外抑制对比图；
图13是本实施例堆叠结构中B3RX的带外抑制对比图；
图14是本实施例堆叠结构中B1TX的带外抑制对比图；
图15是本实施例堆叠结构中B1RX的带外抑制对比图；
图16是本实施例堆叠结构中B3TX和B3RX的隔离度对比图；
图17是本实施例堆叠结构中B1TX和B1RX的隔离度对比图。
上述各对比图中，虚线与实线有较多的重叠。
图中：
1：交错区；2：间距；3：封装基板；4：第一晶圆；5：第二晶圆；6：第三晶圆；7：第四晶圆；8：第一谐振器版图区；9：第二谐振器版图区；10：重合区域；11：管脚；12：金属隔离层。
具体实施方式
参考图2是本实施例一种堆叠结构的主视图，图3是本实施例另一种堆叠结构的主视图，在图2和图3中，左斜线阴影区域为相邻的堆叠结构之间设有限定间距2，竖线阴影区域为交错区1；上述附图中，均以四工器为例，图中B1RX和B1TX为一组芯片，B3RX和B3TX为一组芯片。
如图2和图3所示，相比传统的多工器，结构方面，本实施例提供的多工器，该多工器包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片及发送芯片；不同频带的两个芯片叠加设置，从而形成多个堆叠结构；对于每个堆叠结构中位于上方的芯片与位于下方的芯片，二者之间具有限定间隔并且二者的竖直投影具有交错区1；相邻的堆叠结构之间设有限定间距2。
在堆叠结构中，芯片两两叠加设置，其中，为了防止隔离度恶化，避免同组的接收芯片和发送芯片叠加。叠加结构中，以图2和图3中的视角方向，芯片之间可沿高度方向叠加，也可沿长度方向叠加。其中，交错区1的面积与任一竖直投影的面积相比，面积占比为0～100％。图中，竖线阴影区表示为交错区1。该交错区1的面积，最小为0，即叠加时缩减了两个芯片原有的间距，两芯片的竖直投影对齐，最大为100％，即两个芯片正上正下的完全叠加。
本实施例中，当交错区1的面积占比为大于0小于100％时；位于上方的芯片的横向设有第一延伸部，位于下方的芯片的横向设有第二延伸部，上方的芯片及第一延伸部的竖直投影与下方的芯片及第二延伸部的竖直投影相重合。上述结构中，上下两个芯片相错设置，为了避免位于上方的芯片局部悬空，在其下方设置第二延伸部；同时，在上方芯片上设置第一延伸部，使得包含延伸部的上下两个芯片的尺寸相同。其中，第一延伸部和第二延伸部可以为晶圆结构，第一延伸部的晶圆与上方芯片的晶圆一体，第二延伸部的晶圆晶圆与下方芯片的晶圆一体。这两个延伸部中可以设置信号线、接地线等线路，也就是说芯片中可供布线的面积有所增加，这样有助于避开敏感走线，防止器件性能恶化，并且有助于增加走线条数，从而减少寄生电感。
图4和图5均是本实施例堆叠结构剖视图，图5相比于图4，其去除一层晶圆，上方的芯片通过覆盖一层膜状结构或者通过其他密封材料来进行密封。本实施例中，位于上方的芯片还包括用于包覆封装第一晶圆4的第三晶圆6或薄层；位于下方的芯片还包括用于包覆封装第二晶圆5的第四晶圆7。如图4所示，堆叠后的芯片为第一晶圆4、第二晶圆5、第三晶圆6和第四晶圆7组成的四层结构，或者，如图5所示，为第一晶圆4、第二晶圆5和第四晶圆7组成的三层结构(薄层未示出)。其中，采用立体堆叠的方式，多工器平面面积得到了有效的缩减，但是，整体结构的厚度会增加，本实施例中，通过缩小晶圆的厚度来减小整体的厚度。优选地，晶圆的厚度为50um～200um。
本实施例中，如图2和图3所示，多工器还包括封装基板3，多个芯片组通过封装基板3封装。封装结构中包括多个堆叠结构，相邻的堆叠结构之间具有限定间距2，封装基板3将芯片组包覆成整体结构。
上述结构中，芯片采用立体堆叠的形式减小了平面尺寸，但是，可能存在较大的耦合，因此，需要进一步的进行合理的布局，提高隔离度，减小耦合，避免性能恶化。如图6所示，本实施例每组堆叠结构中，位于上方的芯片包括第一晶圆4，第一晶圆4上设有包含多个谐振器的第一谐振器版图区8；位于下方的芯片包括第二晶圆5，第二晶圆5上设有包含多个谐振器的第二谐振器版图区9；第一谐振器版图区8的竖直投影和第二谐振器版图区9的竖直投影形成重合区域10和非重合区域；第一谐振器版图区8内设有多个管脚11，管脚11的竖直投影位于非重合区域。其中，在图6中，GND_TX、ANT_TX及TX为位于第二谐振器版图区9上的管脚。
其中，管脚11包括输入管脚、输出管脚、隔离管脚、接地管脚等，如需对位于上方的芯片和位于下方的芯片进行有效的隔离，避免/降低性能恶化的现象，结构方面需将管脚11布置在非重合区域，管脚11均是在平行于谐振器的版图平面(即屏幕或纸面所在平面)中或称水平方向远离第二谐振器版图区9设置，而且，管脚11进行走线设置时，不会穿过第二谐振器版图区9，此结构形式实现了上方芯片和下方芯片之间的“水平隔离”，通过该隔离结构，可以使耦合减小，从而降低产品性能恶化。其中，对于水平隔离来说，管脚11距离第二谐振器版图区9越远，隔离效果越好。
本实施例中，第三晶圆6或薄层与第二晶圆5之间设有金属隔离层12，堆叠机构为四层时，金属隔离层12设置在如图4所示的第三晶圆6和第二晶圆5之间，当堆叠结构为三层时，金属隔离层12设置在薄层与第二晶圆5之间，其中，图5中未示出薄层，此时金属隔离层12设置在第二晶圆5上，即图7中，箭头所指位置。金属隔离层12与重合区域10相重叠，且金属隔离层12连接接地管脚，即图6中，重合区域部分的GND_TX。金属隔离层12需要接地，其对上方的芯片和下方的芯片可进行隔离；其中，金属隔离层12的面积越大，其隔离度越好，金属隔离层12在隔离第一晶圆4和第二晶圆5上的谐振器的基础上，可尽可能大的增大，如面积与第一晶圆4的面积相同，如包含延伸部，则与第一晶圆4及延伸部的总面积相同，其中，金属隔离层12对应信号连接线和对地连接线的位置挖空，使线路可正常穿过。其中，金属隔离层12可以是平面金属层，网格状金属层等，对于不同结构形式的金属隔离层12都应属于本专利的保护范围。金属隔离层12可实现“纵向隔离”，与“水平隔离”相隔离，可进一步提高芯片的隔离度。
本实施例中，通过上述“水平隔离”和“纵向隔离”相结合来缩小耦合，与传统的结构相比，多工器的性能并无恶化。如图8所示，为B3TX的通带对比图，其中，实线为本实施例方案的插损，虚线是传统结构的插损。图9是B3RX的通带对比图，实线为本实施例方案的插损，虚线是传统结构的插损；图10是B1TX的通带对比图，实线为本实施例方案的插损，虚线是传统结构的插损，图11是B1RX的通带对比图，实线为本实施例方案的插损，虚线是传统结构的插损。
图12是B3TX的带外抑制对比图，图中实线为本实施例方案的插损，虚线是传统结构的插损，图13是B3RX的带外抑制对比图，图中，实线为本实施例方案的插损，虚线是传统结构的插损；图14是B1TX的带外抑制对比图，图中，实线为本实施例方案的插损，虚线是传统结构的插损，图15是B1RX的带外抑制对比图，图中，实线为本实施例方案的插损，虚线是传统结构的插损。
图16是B3TX和B3RX的隔离度对比图，图中实线是本实施例方案的插损，虚线是传统结构的插损，图17是B1TX和B1RX的隔离度对比图，图中实线是本实施例方案的插损，虚线是传统结构的插损。
如图8至图17所示，本实施例中的多工器的性能与传统结构的性能基本相同，因此，在性能上并无恶化或明显恶化。在实现堆叠缩小结构的情况下，保持了多工器的性能。因此利于缩小产品尺寸，整体向小型化方向发展。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，取决于设计要求和其他因素，可以发生各种各样的修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (9)
1.一种多工器，其特征在于，
所述多工器包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片及发送芯片；
不同频带的两个芯片叠加设置，从而形成多个堆叠结构；
对于每个堆叠结构中位于上方的芯片与位于下方的芯片，二者之间具有限定间隔并且二者的竖直投影具有交错区(1)；
相邻的堆叠结构之间设有限定间距(2)；
每组堆叠结构中，位于上方的芯片包括第一晶圆(4)，以及包括位于第一晶圆(4)下方的、用于包覆封装第一晶圆(4)的第三晶圆(6)或薄层，第一晶圆(4)上设有包含多个谐振器的第一谐振器版图区(8)；位于下方的芯片包括第二晶圆(5)，第二晶圆(5)上设有包含多个谐振器的第二谐振器版图区(9)。
2.根据权利要求1所述的多工器，其特征在于，所述交错区(1)的面积与任一所述竖直投影的面积相比，面积占比为0～100％。
3.根据权利要求2所述的多工器，其特征在于，
位于上方的芯片的横向设有第一延伸部，位于下方的芯片的横向设有第二延伸部，上方的芯片及第一延伸部的竖直投影与下方的芯片及第二延伸部的竖直投影相重合。
4.根据权利要求3所述的多工器，其特征在于，
所述第一延伸部中设置有信号线和/或接地线；并且/或者，
所述第二延伸部中设置有信号线和/或接地线。
5.根据权利要求1所述的多工器，其特征在于，还包括封装基板(3)，多个芯片组通过封装基板(3)封装。
6.根据权利要求1所述的多工器，其特征在于，
所述第一谐振器版图区(8)的竖直投影和所述第二谐振器版图区(9)的竖直投影形成重合区域(10)和非重合区域；所述第一谐振器版图区(8)内设有多个管脚(11)，所述管脚(11)的竖直投影位于所述非重合区域。
7.根据权利要求6所述的多工器，其特征在于，
位于下方的芯片还包括用于包覆封装第二晶圆(5)的第四晶圆(7)。
8.根据权利要求7所述的多工器，其特征在于，第三晶圆(6)或薄层与第二晶圆(5)之间设有金属隔离层(12)，金属隔离层(12)与重合区域(10)相重叠，且金属隔离层(12)连接接地管脚。
9.根据权利要求6所述的多工器，其特征在于，第一晶圆(4)和第二晶圆(5)的厚度为50um～200um。
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| GR01 | Patent grant | ||
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A multiplexer Effective date of registration: 20210908 Granted publication date: 20210601 Pledgee: Tianjin TEDA Haihe intelligent manufacturing industry development fund partnership (L.P.) Pledgor: ROFS MICROSYSTEM(TIANJIN) Co.,Ltd. Registration number: Y2021980009022 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20240130 Granted publication date: 20210601 |
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| PP01 | Preservation of patent right |