CN111211798B - 一种超宽带2-18GHz瞬频接收机装置 - Google Patents

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Abstract

本发明公开了一种超宽带2‑18GHz瞬频接收机装置及其实现方法，包括微波组件和数字组件，其中微波组件含低噪放部件，2‑18GHz滤波器部件，10dB放大器部件，功分器部件，DLVA检波器部件和十六分频器部件；数字组件含电源部件，NOR FLASH部件，ADC部件，FPGA部件。本发明采用可编程逻辑器件FPGA，为多信号同时达到乃至复杂电磁环境下信号频率测量提供器件保证；ADC器件选用两路2.5GSPS或一路5GSPS，前者可同时测量两套超宽带2‑18GHz射频信号，后者将微波组件中十六分频部件改为八分频部件，使中频信号为0.25‑2.25GHz，满足奈奎斯特采样定理，进一步提升测频灵敏度和测频精度；整个瞬测系统体积小，硬件电路简单，方便推广使用；本装置留有一路2‑18GHz瞬测接口，具备可拓展性。

Description

一种超宽带2-18GHz瞬频接收机装置
技术领域
本发明涉及一种超宽带2-18GHz瞬频接收机装置的高速信号处理结构，广泛地用于引导电子战接收机的快速频综，或宽带信号侦察分选，属电子战技术领域。
背景技术
目前，多数类型的超宽带2-18GHz瞬测接收机为数字单比特接收机和模拟延迟线接收机。前者代表了数字技术方向，基于40GSPS以上单比特采样模数转换器件，采用单比特的近似核快速傅里叶变换(FFT)技术或并行快速傅里叶变换技术等实现频率的快速测量。后者代表了模拟技术方向，基于延迟线等延时器件，采用相位差分法等技术等实现频率的快速测量。
数字单比特接收机的高速单比特采样模数转换器件，所述器件的高速采样特性较大地限制了瞬时动态范围，且单比特特性还严重的影响多信号环境下接收机正常工作的能力。多信号环境下，小信号会被大信号压制，造成漏检，即数字单比特接收机存在双音动态和多音动态差等问题。当增加模数转换器件的采样位数时，可以显著改善接收机瞬时动态范围和多信号工作能力，但同时带来了采样率降低，该类接收机在奈奎斯特采样定理的限制下，无法实现2-18GHz范围的宽带测量。
基于微波系统的分频技术可以降低带宽需求，但是分频技术需要将小信号功率推大到-5dBm左右，以保证宽带信号正常分频，降低了接收机的灵敏度。通常情况下，采用分频技术和数字采样相位差分只能将2-18GHz范围的灵敏度做到-50dB，同时相位差分也无法适应多信号，而采用分频技术和傅里叶变换技术，解决多信号难题后，但也带来了测频精度的降低。
模拟延迟线接收机的射频延迟线等器件，含所述接收机的相位差分电路结构，虽然可以在极短时间内(通常在100纳秒左右)给出射频信号频率，但在两个信号以上的情况下，无法正常提取固定时延相位差，特别是在最大的两个信号功率相差小于10dB时，由于两个大信号的频率和幅度不同，导致了相位差分输出含至少两个相位差信号信息，该信息在频率域完全重叠，很难消除，导致输出频率不是两个频率中的任何一个，最终使接收机失去测频能力。
发明内容
发明目的：提供一种超宽带2-18GHz瞬频接收机装置，以解决上述问题。
技术方案：一种超宽带2-18GHz瞬频接收机装置，包括微波组件和数字组件；
所述微波组件含低噪放部件，2-18GHz滤波器部件，10dB放大器部件，功分器部件，DLVA检波器部件和十六分频器部件；
低噪放部件输出给2-18GHz滤波器部件；2-18GHz滤波器部件输出给10dB放大器部件；10dB放大器部件输出给功分器部件；功分器部件其中一路输出给DLVA检波器部件，另一路输出给十六分频器部件；DLVA检波器部件输出给FPGA部件；十六分频器部件输出给ADC部件；
所述数字组件含电源部件，NOR FLASH部件，ADC部件，FPGA部件；
电源部件包括模拟电源模块、数字电源模块，模拟电源单元和ADC部件连接，数字电源单元和NOR FLASH部件和FPGA部件连接；ADC部件输出给FPGA部件，与电源部件和FPGA部件相连；NOR FLASH部件与电源部件和FPGA部件相连；FPGA部件与ADC部件，电源组件和DLVA检波器部件相连。
所述低噪放部件，还包括低噪声放大电路，包括结型场效应管Q9、结型场效应管Q10、结型场效应管Q11、结型场效应管Q12、结型场效应管Q13、结型场效应管Q14、电阻R28、电阻R29、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43、电位器RV1、电位器RV2、电容C14、电容C15、电容C16、电容C17、电容C18、电容C19、电容C20、电容C21、运算放大器U5：A、运算放大器U5：B、运算放大器U5：C和运算放大器U5：D，所述结型场效应管Q9的栅极接射频输入信号，所述结型场效应管Q9的源极与所述结型场效应管Q11的漏极连接，所述结型场效应管Q9的漏极分别与所述结型场效应管Q11的栅极、所述电阻R41的一端和所述电阻R43的一端连接，所述结型场效应管Q10的栅极接射频输入信号，所述结型场效应管Q10的源极与所述结型场效应管Q12的漏极连接，所述结型场效应管Q10的漏极分别与所述结型场效应管Q12的栅极、所述电阻R41的另一端和所述电阻R42的一端连接，所述结型场效应管Q11的源极分别与所述电位器RV1的第2引脚、所述结型场效应管Q13的栅极和所述电阻R30的一端连接，所述电位器RV1的第1引脚分别与所述电位器RV1的第3引脚、所述结型场效应管Q13的漏极连接，所述结型场效应管Q13的源极分别与所述结型场效应管Q14的源极、所述电阻R28的一端连接，所述电阻R28的另一端与所述电阻R29的一端均接地，所述结型场效应管Q14的漏极分别与所述电位器RV2的第1引脚、所述电位器RV2的第3引脚连接，所述结型场效应管Q14的栅极分别与所述电位器RV2的第2引脚、所述结型场效应管Q12的源极和所述电阻R31的一端连接，所述电阻R30的另一端分别与所述电容C14的一端、所述电阻R33的一端和所述运算放大器U5：A的同相输入端连接，所述电容C14的另一端接地，所述电阻R33的另一端与所述电容C18的一端连接，所述运算放大器U5：A的反相输入端分别与所述电阻R29的另一端、所述运算放大器U5：B的反相输入端、所述电阻R32的一端、所述电容C16的一端和所述电容C17的一端连接，所述电阻R32的另一端与所述电容C16的另一端、所述电容C17的另一端均接地，所述运算放大器U5：A的输出端分别与所述电阻R43的另一端、所述电容C18的另一端和所述电阻R35的一端连接，所述运算放大器U5：B的同相输入端分别与所述电阻R31的另一端、所述电容C15的一端和所述电阻R34的一端连接，所述电容C15的另一端接地，所述电阻R34的另一端与所述电容C19的一端连接，所述运算放大器U5：B的输出端分别与所述电阻R42的另一端、所述电容C19的另一端和所述电阻R36的一端连接，所述电阻R35的另一端分别与所述电容C20的一端、所述电阻R37的一端和所述运算放大器U5：C的反相输入端连接，所述运算放大器U5：C的同相输入端分别与所述电阻R36的另一端、所述电阻R38的一端和所述电容C21的一端连接，所述电阻R38的另一端与所述电容C21的另一端均接地，所述运算放大器U5：C的输出端分别与所述电容C20的另一端、所述电阻R37的另一端和所述运算放大器U5：D的同相输入端连接，所述运算放大器U5：D的反相输入端分别与所述电阻R39的一端、所述电阻R40的一端连接，所述电阻R39的另一端接地，所述运算放大器U5：D的输出端与所述电阻R40的另一端均接低噪声放大信号，如图2所示。
根据本发明的一个方面，所述10dB放大器部件，还包括放大电路，包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、运算放大器U1、运算放大器U2、运算放大器U3、运算放大器U4、电感L1、电感L2、电感L3、二极管D1、二极管D2和二极管D3，所述电容C1的一端接滤波信号，所述电容C1的另一端分别与所述电阻R1的一端、所述运算放大器U1的同相输入端连接，所述电阻R1的另一端接地，所述运算放大器U1的负电源分别与所述电阻R4的一端、所述电容C3的一端连接，所述电阻R4的另一端接电源电压，所述电容C3的另一端与所述电容C4的一端接地，所述运算放大器U1的正电源分别与所述电容C4的另一端、所述电阻R5的一端连接，所述电阻R5的另一端接地，所述运算放大器U1的反相输入端分别与所述电阻R2的一端、所述电阻R3的一端连接，所述电阻R2的另一端与所述电容C2的一端连接，所述电容C2的另一端接地，所述运算放大器U1的输出端与所述电阻R3的另一端、所述电感L1的一端、所述二极管D1的正极、所述电阻R6的一端、所述运算放大器U2的同相输入端、所述电阻R8的一端、所述运算放大器U2的输出端、所述电感L2的一端、所述二极管D2的正极、所述电阻R9的一端、所述运算放大器U3的同相输入端、所述电阻R11的一端、所述运算放大器U3的输出端、所述电感L3的一端、所述二极管D3的正极、所述电阻R12的一端、所述运算放大器U4的同相输入端、所述电阻R14的一端、所述运算放大器U4的输出端均接放大信号，所述电感L1的另一端与所述二极管D1的负极均接电源电压，所述电阻R6的另一端接地，所述运算放大器U2的负电源接电源电压，所述运算放大器U2的正电源接地，所述运算放大器U2的反相输入端分别与所述电阻R8的另一端、所述电阻R7的一端连接，所述电阻R7的另一端与所述电容C5的一端连接，所述电容C5的另一端接地，所述电感L2的另一端与所述二极管D2的负极均接电源电压，所述电阻R9的另一端接地，所述运算放大器U3的负电源接电源电压，所述运算放大器U3的正电源接地，所述运算放大器U3的反相输入端分别与所述电阻R11的另一端、所述电阻R10的一端连接，所述电阻R10的另一端与所述电容C6的一端连接，所述电容C6的另一端接地，所述电感L3的另一端与所述二极管D3的负极均接电源电压，所述电阻R12的另一端接地，所述运算放大器U4的负电源接电源电压，所述运算放大器U4的正电源接地，所述运算放大器U4的反相输入端分别与所述电阻R14的另一端、所述电阻R13的一端连接，所述电阻R13的另一端与所述电容C7的一端连接，所述电容C7的另一端接地，如图3所示。
根据本发明的一个方面，所述DLVA检波器部件，还包括检波电路，包括电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21、电阻R22、电阻R23、电阻R24、电阻R25、电阻R26、电阻R27、三极管Q1、三极管Q2、三极管Q3、三极管Q4、三极管Q5、三极管Q6、三极管Q7、三极管Q8和二极管D4，所述电容C8的一端接功分信号，所述电容C8的另一端分别与所述电容C9的一端、所述电阻R20的一端连接，所述电容C9的另一端与所述电容C10的一端均接地，所述电阻R20的另一端分别与所述电容C10的另一端、所述电阻R18的一端、所述三极管Q1的集电极和所述三极管Q3的集电极连接，所述电阻R18的另一端与所述电阻R17的一端、所述电阻R19的一端和所述电阻R23的一端均接电源电压，所述电阻R17的另一端分别与所述电容C11的一端、所述电阻R16的一端连接，所述电容C11的另一端接地，所述电阻R16的另一端与所述电阻R15的一端均接振幅调制信号，所述电阻R15的另一端接地，所述三极管Q1的基极与所述电阻R21的一端连接，所述三极管Q1的发射极分别与所述三极管Q2的发射极、所述三极管Q5的集电极连接，所述三极管Q2的基极与所述三极管Q3的基极连接，所述三极管Q2的集电极分别与所述电阻R19的另一端、所述电容C12的一端和所述三极管Q4的集电极连接，所述电容C12的另一端接地，所述三极管Q3的发射极分别与所述三极管Q4的发射极、所述三极管Q6的集电极连接，所述三极管Q4的基极与所述电阻R21的另一端连接，所述三极管Q5的基极分别与所述电容C13的一端、所述电阻R22的一端连接，所述电容C13的另一端接地，所述三极管Q5的发射极分别与所述电阻R24的一端、所述三极管Q7的集电极连接，所述三极管Q6的基极与所述电阻R22的另一端连接，所述三极管Q6的发射极分别与所述电阻R24的另一端、所述三极管Q8的集电极连接，所述三极管Q7的基极分别与所述三极管Q8的基极、所述电阻R23的另一端和所述二极管D4的正极连接，所述三极管Q7的发射极与所述电阻R25的一端连接，所述三极管Q8的发射极与所述电阻R26的一端连接，所述二极管D4的负极与所述电阻R27的一端连接，所述电阻R25的另一端与所述电阻R26的另一端、所述电阻R27的另一端均接保宽VP LVTTL，如图4所示。
一种微波组件工作实现方法，具体步骤包括：
步骤1、所述低噪放部件对超宽带2-18GHz射频输入信号低噪声放大，并输出给所述2-18GHz滤波器部件；
步骤2、所述2-18GHz滤波器部件对超宽带2-18GHz信号低噪声放大信号进行2-18GHz滤波，并输出给所述10dB放大器部件；
步骤3、所述10dB放大器部件对超宽带2-18GHz信号滤波信号进行放大，并输出给所述功分器部件；
步骤4、所述功分器部件对超宽带2-18GHz信号放大信号进行二功分输出，其中一路输出给所述DLVA检波器部件，另一路输出给所述十六分频器部件；
步骤5、所述DLVA检波器部件对超宽带2-18GHz信号功分信号进行保宽信号检波产生LVTTL电平，并输出给所述FPGA部件；
步骤6、所述十六分频器部件对超宽带2-18GHz信号功分射频信号进行十六分频，并输出给所述ADC部件。
根据本发明的一个方面，所述电源部件选用LTM4644IY_PBF电源芯片，稳定性强，输出功率大。
根据本发明的一个方面，所述ADC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择2.5GSPS采样率且量化位数多的ADC器件ev10aq190，增加输入信号的动态范围，同时为数字信道化提供了更好的量化精度。
根据本发明的一个方面，所述NOR FLASH部件选用s29gl512n11tfi010，焊接简单，方便维护。
根据本发明的一个方面，所述FPGA部件选用XC7K410T-FFG900，具备丰富的可编程资源，为软件自由升级，两路2.5GSPS分频信号进行64阶复数的数字信道化，多信号相位差分测频奠定基础。
根据本发明的一个方面，所述FPGA模块单元的程序设计采用流水线结构的低耦合高内聚的模块单元，包括正交化单元、半带滤波器单元、64阶复数FFT单元、信道检测单元、子信道移频单元、相位差分测频单元，在所述FPGA部件内，正交化单元与半带滤波器单元相连，半带滤波器单元与64阶复数FFT单元相连，64阶复数FFT单元与信道检测单元相连，信道检测单元与子信道移频单元相连，子信道移频单元与相位差分测频单元相连，其中，正交化单元包含对所述ADC部件寄存器配置，信道检测单元需要接收保宽VP LVTTL。
根据本发明的一个方面，所述正交化单元、半带滤波器单元采用了DDC技术，设采样输入信号为
Figure GDA0003513461580000061
则采样信号为
Figure GDA0003513461580000062
其中，Ts为采样时间，fs为采样频率，对其左移采样率的四分之一，并半带滤波器Hbf(ejω)滤波后，两倍抽取即可实现DDC，如下式所示。
Figure GDA0003513461580000071
根据本发明的一个方面，所述64阶复数FFT单元还包括汉宁窗滤波技术。
根据本发明的一个方面，所述子信道移频单元完成对一路复数频域基带信号的基带移频操作，使对应信道的复数频域基带信号相位模糊解调，以完成对每个子信道信号的降速处理。设复数频域基带信号为
Figure GDA0003513461580000072
复数信号的带宽和速率为实数信号的一半。图6经过64阶复数FFT单元后，每个时钟周期延时了8个复数节拍得到信道输出
Figure GDA0003513461580000073
当信号位于第k个通道，即满足
Figure GDA0003513461580000074
其中，fcsTcs＝1，且fcs＝fs/2，于是信号输出为
Figure GDA0003513461580000075
因此，其相位模糊解调乘积表达式为：
Figure GDA0003513461580000076
k为对应信道序号
即子信道移频单元输出为
Figure GDA0003513461580000077
经过子信道移频处理，复数频域基带信号的频率完成64倍降速，但每个时钟更新8个复数节拍，复数频域基带信号变为子信道复数基带信号。
一种FPGA部件工作实现方法，具体步骤包括：
步骤1、设备上电后，正交化单元完成对所述ADC部件中一路2.5GSPS配置，使所述ADC部件对中频输入0.125-1.125GHz正常采样；
步骤2、所述ADC部件正常工作以后，所述FPGA部件接收所述ADC部件采集到的2.5GSPS信号，并通过正交化单元完成对采样信号的16路并行处理，并进行正交化，使信号频率向左移频625MHz，产生数字基带信号；
步骤3、所述FPGA部件通过半带滤波器对数字基带信号进行IQ路滤波，产生8路并行处理的复数基带信号；
步骤4、所述FPGA部件通过64阶复数FFT单元，延时8个时钟周期并行接收64路复数基带信号，并行输出64路复数频域基带信号，通过汉宁窗技术，对64路复数频域基带信号进行加窗滤波；
步骤5、所述FPGA部件通过信道检测单元并根据射频信号检波输出保宽VP LVTTL识别出射频信号区间和所处信道，并输出该路复数频域基带信号和信道号；
步骤6、所述FPGA部件通过子信道移频单元对信道检测单元输出的复数频域基带信号移频，输出降速的子信道复数基带信号；
步骤7、所述FPGA部件通过相位差分测频单元对子信道复数基带信号进行相位测量，并输出一阶相位差分，最终根据信道号输出射频信号频率值。
有益效果：本发明采用可编程逻辑器件FPGA，为多信号同时达到乃至复杂电磁环境下信号频率测量提供器件保证；ADC器件选用两路2.5GSPS或一路5GSPS，前者可同时测量两套超宽带2-18GHz射频信号，后者将微波组件中十六分频部件改为八分频部件，使中频信号为0.25-2.25GHz，满足奈奎斯特采样定理，进一步提升测频灵敏度和测频精度；整个瞬测系统体积小，硬件电路简单，方便推广使用；本装置留有一路2-18GHz瞬测接口，具备可拓展性。
附图说明
图1是本发明的超宽带2-18GHz瞬频接收机装置的结构框图。
图2是本发明的低噪放部件的低噪声放大电路原理图。
图3是本发明的10dB放大器部件的放大电路原理图。
图4是本发明的DLVA检波器部件的检波电路原理图。
图5是本发明的FPGA部件内各模块连接关系图。
图6是本发明的FPGA部件中的信号处理流程图。
具体实施方式
如图1所示，在该实施例中，一种超宽带2-18GHz瞬频接收机装置包括微波组件和数字组件；
所述微波组件含低噪放部件，2-18GHz滤波器部件，10dB放大器部件，功分器部件，DLVA检波器部件和十六分频器部件；
低噪放部件输出给2-18GHz滤波器部件；2-18GHz滤波器部件输出给10dB放大器部件；10dB放大器部件输出给功分器部件；功分器部件其中一路输出给DLVA检波器部件，另一路输出给十六分频器部件；DLVA检波器部件输出给FPGA部件；十六分频器部件输出给ADC部件；
所述数字组件含电源部件，NOR FLASH部件，ADC部件，FPGA部件；
电源部件包括模拟电源模块、数字电源模块，模拟电源单元和ADC部件连接，数字电源单元和NOR FLASH部件和FPGA部件连接；ADC部件输出给FPGA部件，与电源部件和FPGA部件相连；NOR FLASH部件与电源部件和FPGA部件相连；FPGA部件与ADC部件，电源组件和DLVA检波器部件相连。
所述低噪放部件，还包括低噪声放大电路，包括结型场效应管Q9、结型场效应管Q10、结型场效应管Q11、结型场效应管Q12、结型场效应管Q13、结型场效应管Q14、电阻R28、电阻R29、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43、电位器RV1、电位器RV2、电容C14、电容C15、电容C16、电容C17、电容C18、电容C19、电容C20、电容C21、运算放大器U5：A、运算放大器U5：B、运算放大器U5：C和运算放大器U5：D，所述结型场效应管Q9的栅极接射频输入信号，所述结型场效应管Q9的源极与所述结型场效应管Q11的漏极连接，所述结型场效应管Q9的漏极分别与所述结型场效应管Q11的栅极、所述电阻R41的一端和所述电阻R43的一端连接，所述结型场效应管Q10的栅极接射频输入信号，所述结型场效应管Q10的源极与所述结型场效应管Q12的漏极连接，所述结型场效应管Q10的漏极分别与所述结型场效应管Q12的栅极、所述电阻R41的另一端和所述电阻R42的一端连接，所述结型场效应管Q11的源极分别与所述电位器RV1的第2引脚、所述结型场效应管Q13的栅极和所述电阻R30的一端连接，所述电位器RV1的第1引脚分别与所述电位器RV1的第3引脚、所述结型场效应管Q13的漏极连接，所述结型场效应管Q13的源极分别与所述结型场效应管Q14的源极、所述电阻R28的一端连接，所述电阻R28的另一端与所述电阻R29的一端均接地，所述结型场效应管Q14的漏极分别与所述电位器RV2的第1引脚、所述电位器RV2的第3引脚连接，所述结型场效应管Q14的栅极分别与所述电位器RV2的第2引脚、所述结型场效应管Q12的源极和所述电阻R31的一端连接，所述电阻R30的另一端分别与所述电容C14的一端、所述电阻R33的一端和所述运算放大器U5：A的同相输入端连接，所述电容C14的另一端接地，所述电阻R33的另一端与所述电容C18的一端连接，所述运算放大器U5：A的反相输入端分别与所述电阻R29的另一端、所述运算放大器U5：B的反相输入端、所述电阻R32的一端、所述电容C16的一端和所述电容C17的一端连接，所述电阻R32的另一端与所述电容C16的另一端、所述电容C17的另一端均接地，所述运算放大器U5：A的输出端分别与所述电阻R43的另一端、所述电容C18的另一端和所述电阻R35的一端连接，所述运算放大器U5：B的同相输入端分别与所述电阻R31的另一端、所述电容C15的一端和所述电阻R34的一端连接，所述电容C15的另一端接地，所述电阻R34的另一端与所述电容C19的一端连接，所述运算放大器U5：B的输出端分别与所述电阻R42的另一端、所述电容C19的另一端和所述电阻R36的一端连接，所述电阻R35的另一端分别与所述电容C20的一端、所述电阻R37的一端和所述运算放大器U5：C的反相输入端连接，所述运算放大器U5：C的同相输入端分别与所述电阻R36的另一端、所述电阻R38的一端和所述电容C21的一端连接，所述电阻R38的另一端与所述电容C21的另一端均接地，所述运算放大器U5：C的输出端分别与所述电容C20的另一端、所述电阻R37的另一端和所述运算放大器U5：D的同相输入端连接，所述运算放大器U5：D的反相输入端分别与所述电阻R39的一端、所述电阻R40的一端连接，所述电阻R39的另一端接地，所述运算放大器U5：D的输出端与所述电阻R40的另一端均接低噪声放大信号，如图2所示。
在此实施例中，为了简便噪声分析，选用分立器件构成输入级，用一堆相互配合的结型场效应管接成对称结构差分输入，所述结型场效应管Q13、所述结型场效应管Q14作为电流源，为所述结型场效应管Q9、所述结型场效应管Q10提供合适的工作点，配合所述电位器RV1、所述电位器RV2，让运算放大器在最优化状态工作，通过调整所述电位器RV1、所述电位器RV2的阻值，可以调整该级的共模信号，在射频输入信号进入电路后，让两个输入端接地时所述运算放大器U5：A和所述运算放大器U5：B的输出相等，所述运算放大器U5：A、所述运算放大器U5：B输出的相同信号再通过所述运算放大器U5：C进行差分放大消除，所述运算放大器U5：A、所述运算放大器U5：B作为信号反馈通路，可以改变所述结型场效应管Q11和所述结型场效应管Q12的漏极的电压，使两条支路上电压相等，配合所述结型场效应管Q13、所述结型场效应管Q14构成的电流源工作，所以共模信号通过所述运算放大器U5：A、所述运算放大器U5：B输出后进入RC低通滤波器，削减高频振荡，然后通过所述运算放大器U5：C差分放大消除，差模信号的电压差反应在所述电阻R41两端，引起所述运算放大器U5：A、所述运算放大器U5：B输出电压不等，控制最后通过所述运算放大器U5：D放大输出倍数，如图2所示。
在进一步的实施例中，所述10dB放大器部件，还包括放大电路，包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、运算放大器U1、运算放大器U2、运算放大器U3、运算放大器U4、电感L1、电感L2、电感L3、二极管D1、二极管D2和二极管D3，所述电容C1的一端接滤波信号，所述电容C1的另一端分别与所述电阻R1的一端、所述运算放大器U1的同相输入端连接，所述电阻R1的另一端接地，所述运算放大器U1的负电源分别与所述电阻R4的一端、所述电容C3的一端连接，所述电阻R4的另一端接电源电压，所述电容C3的另一端与所述电容C4的一端接地，所述运算放大器U1的正电源分别与所述电容C4的另一端、所述电阻R5的一端连接，所述电阻R5的另一端接地，所述运算放大器U1的反相输入端分别与所述电阻R2的一端、所述电阻R3的一端连接，所述电阻R2的另一端与所述电容C2的一端连接，所述电容C2的另一端接地，所述运算放大器U1的输出端与所述电阻R3的另一端、所述电感L1的一端、所述二极管D1的正极、所述电阻R6的一端、所述运算放大器U2的同相输入端、所述电阻R8的一端、所述运算放大器U2的输出端、所述电感L2的一端、所述二极管D2的正极、所述电阻R9的一端、所述运算放大器U3的同相输入端、所述电阻R11的一端、所述运算放大器U3的输出端、所述电感L3的一端、所述二极管D3的正极、所述电阻R12的一端、所述运算放大器U4的同相输入端、所述电阻R14的一端、所述运算放大器U4的输出端均接放大信号，所述电感L1的另一端与所述二极管D1的负极均接电源电压，所述电阻R6的另一端接地，所述运算放大器U2的负电源接电源电压，所述运算放大器U2的正电源接地，所述运算放大器U2的反相输入端分别与所述电阻R8的另一端、所述电阻R7的一端连接，所述电阻R7的另一端与所述电容C5的一端连接，所述电容C5的另一端接地，所述电感L2的另一端与所述二极管D2的负极均接电源电压，所述电阻R9的另一端接地，所述运算放大器U3的负电源接电源电压，所述运算放大器U3的正电源接地，所述运算放大器U3的反相输入端分别与所述电阻R11的另一端、所述电阻R10的一端连接，所述电阻R10的另一端与所述电容C6的一端连接，所述电容C6的另一端接地，所述电感L3的另一端与所述二极管D3的负极均接电源电压，所述电阻R12的另一端接地，所述运算放大器U4的负电源接电源电压，所述运算放大器U4的正电源接地，所述运算放大器U4的反相输入端分别与所述电阻R14的另一端、所述电阻R13的一端连接，所述电阻R13的另一端与所述电容C7的一端连接，所述电容C7的另一端接地，如图3所示。
在此实施例中，因为用OP放大器进行高倍数AC放大时，若改变反馈电路的分压比，使放大倍数改变，频率特性也会大幅度地改变，所以选用运算放大器OP37作为所述运算放大器U1组成输入放大器电路，为了除去电路中的宽带噪声，输入放大器电路中增加了由所述电阻R4，所述电容C3和所述电阻R5，所述电容C4构成的滤波器，所述运算放大器U2、所述运算放大器U3、所述运算放大器U4虽然也可以采用通用OP放大器，但为了将转换速度提升以加快电路工作速度，选用运算放大器LF356N，实现10dB放大增益，如图3所示。
在进一步的实施例中，所述DLVA检波器部件，还包括检波电路，包括电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21、电阻R22、电阻R23、电阻R24、电阻R25、电阻R26、电阻R27、三极管Q1、三极管Q2、三极管Q3、三极管Q4、三极管Q5、三极管Q6、三极管Q7、三极管Q8和二极管D4，所述电容C8的一端接功分信号，所述电容C8的另一端分别与所述电容C9的一端、所述电阻R20的一端连接，所述电容C9的另一端与所述电容C10的一端均接地，所述电阻R20的另一端分别与所述电容C10的另一端、所述电阻R18的一端、所述三极管Q1的集电极和所述三极管Q3的集电极连接，所述电阻R18的另一端与所述电阻R17的一端、所述电阻R19的一端和所述电阻R23的一端均接电源电压，所述电阻R17的另一端分别与所述电容C11的一端、所述电阻R16的一端连接，所述电容C11的另一端接地，所述电阻R16的另一端与所述电阻R15的一端均接振幅调制信号，所述电阻R15的另一端接地，所述三极管Q1的基极与所述电阻R21的一端连接，所述三极管Q1的发射极分别与所述三极管Q2的发射极、所述三极管Q5的集电极连接，所述三极管Q2的基极与所述三极管Q3的基极连接，所述三极管Q2的集电极分别与所述电阻R19的另一端、所述电容C12的一端和所述三极管Q4的集电极连接，所述电容C12的另一端接地，所述三极管Q3的发射极分别与所述三极管Q4的发射极、所述三极管Q6的集电极连接，所述三极管Q4的基极与所述电阻R21的另一端连接，所述三极管Q5的基极分别与所述电容C13的一端、所述电阻R22的一端连接，所述电容C13的另一端接地，所述三极管Q5的发射极分别与所述电阻R24的一端、所述三极管Q7的集电极连接，所述三极管Q6的基极与所述电阻R22的另一端连接，所述三极管Q6的发射极分别与所述电阻R24的另一端、所述三极管Q8的集电极连接，所述三极管Q7的基极分别与所述三极管Q8的基极、所述电阻R23的另一端和所述二极管D4的正极连接，所述三极管Q7的发射极与所述电阻R25的一端连接，所述三极管Q8的发射极与所述电阻R26的一端连接，所述二极管D4的负极与所述电阻R27的一端连接，所述电阻R25的另一端与所述电阻R26的另一端、所述电阻R27的另一端均接保宽VP LVTTL，如图4所示。
在此实施例中，利用乘法器将振幅调制信号和功分信号相乘，实现乘积检波，通过低通滤波器作为乘法器的负载，将所有高频分量去除，所述电容C8、所述电容C9、所述电容C10、所述电容C11、所述电容C12、所述电阻R15、所述电阻R16、所述电阻R17、所述电阻R18、所述电阻R19、所述电阻R20组成低通滤波器，功分信号从所述电容C8进入低通滤波器滤波，振幅调制信号从所述电阻R16进入，两个信号在所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4、所述三极管Q5、所述三极管Q6、所述三极管Q7、所述三极管Q8组成的乘法器中相乘，功分信号分别进入所述三极管Q1的集电极和所述三极管Q3的集电极，振幅调制信号分别进入所述三极管Q2的集电极和所述三极管Q4的集电极，而所述三极管Q1的发射极和所述三极管Q2的发射极连接，所述三极管Q3的发射极和所述三极管Q4的发射极连接，所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4组成双差分放大器将两个信号混合相乘放大输出，分别进入所述三极管Q5的集电极、所述三极管Q6的集电极，再通过所述三极管Q5的发射极、所述三极管Q6的发射极分别输出到所述三极管Q7的集电极、所述三极管Q8的集电极，最后通过所述三极管Q7的发射极、所述三极管Q8的发射极输出，实现调幅波的乘积检波，最后输出保宽VP LVTTL，如图4所示。
一种微波组件工作实现方法，具体步骤包括：
步骤1、所述低噪放部件对超宽带2-18GHz射频输入信号低噪声放大，并输出给所述2-18GHz滤波器部件；
步骤2、所述2-18GHz滤波器部件对超宽带2-18GHz信号低噪声放大信号进行2-18GHz滤波，并输出给所述10dB放大器部件；
步骤3、所述10dB放大器部件对超宽带2-18GHz信号滤波信号进行放大，并输出给所述功分器部件；
步骤4、所述功分器部件对超宽带2-18GHz信号放大信号进行二功分输出，其中一路输出给所述DLVA检波器部件，另一路输出给所述十六分频器部件；
步骤5、所述DLVA检波器部件对超宽带2-18GHz信号功分信号进行保宽信号检波产生LVTTL电平，并输出给所述FPGA部件；
步骤6、所述十六分频器部件对超宽带2-18GHz信号功分射频信号进行十六分频，并输出给所述ADC部件。
在进一步的实施例中，所述电源部件选用LTM4644IY_PBF电源芯片，稳定性强，输出功率大。
在进一步的实施例中，所述ADC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择2.5GSPS采样率且量化位数多的ADC器件ev10aq190，增加输入信号的动态范围，同时为数字信道化提供了更好的量化精度。
在进一步的实施例中，所述NOR FLASH部件选用s29gl512n11tfi010，焊接简单，方便维护。
在进一步的实施例中，所述FPGA部件选用XC7K410T-FFG900，具备丰富的可编程资源，为软件自由升级，两路2.5GSPS分频信号进行64阶复数的数字信道化，多信号相位差分测频奠定基础。
在进一步的实施例中，所述FPGA模块单元的程序设计采用流水线结构的低耦合高内聚的模块单元，包括正交化单元、半带滤波器单元、64阶复数FFT单元、信道检测单元、子信道移频单元、相位差分测频单元，在所述FPGA部件内，正交化单元与半带滤波器单元相连，半带滤波器单元与64阶复数FFT单元相连，64阶复数FFT单元与信道检测单元相连，信道检测单元与子信道移频单元相连，子信道移频单元与相位差分测频单元相连，其中，正交化单元包含对所述ADC部件寄存器配置，信道检测单元需要接收保宽VP LVTTL，如图5所示。
在更进一步的实施例中，正交化单元完成对ADC部件的配置，采样数据的16路并行化处理以及下变频625MHz，这包括：基于晶振时钟输入125MHz的上升沿，通过数据手册将ADC部件配置为1路2.5GSPS采样，还要配置采样数据的直流偏置等ADC部件参数，使信号正常采样；并将2.5GSPS采样数据通过ISE SELECT IO核转换成16路156.25MHz信号；对该信号进行下变频625MHz至数字基带信号，即其中I路为循环地乘以系数向量[1 0 -1 0]，而Q路循环的乘以向量[0 -1 0 1]。
在更进一步的实施例中，半带滤波器单元完成对正交化输出的IQ复数基带信号的两倍抽取以及多相半带滤波器，这包括：半带滤波器阶数设为32，对I路信号中非零信号进行抽取，对半带滤波器中非零项与两倍抽取信号进行卷积，输出复数基带信号的实数部分；对Q路信号中非零信号进行抽取，直接对两倍抽取信号乘以0.5，同时延时对齐I路，输出复数基带信号的虚数部分，最终形成8路并行复数基带信号。
在更进一步的实施例中，64阶复数FFT单元完成对64路并行复数基带信号的FFT变换，即信号的快速傅里叶变换，以及对64路复数频域基带信号进行汉宁窗滤波，消除多信号的旁瓣泄露，本发明中的FFT采用的是基2时间抽取FFT算法，最终实现64阶复数输入的64点的并行FFT，如图6所示，并对64路复数频域基带信号进行汉宁窗滤波，汉宁窗滤波表达式为：
Figure GDA0003513461580000151
其中，k为信道号。经过该滤波器后，得到了加上汉宁窗的FFT结果。
在更进一步的实施例中，信道检测单元完成对信号所在信道的检测，基于保宽VPLVTTL指示，快速判断出信号出现的区间，解决中频脉间噪声功率大的问题，根据信号出现的区间，再进一步输出一路幅度值最大的复数频域基带信号和对应的信道号，这里可以非常方便的拓展输出其它超过灵敏度门限的其它信道的复数频域基带信号和对应的信道号以及数字检波VP，实现复杂环境条件多信号的频率测量，下面讲解各路分支相同的后续频率测量处理。
在更进一步的实施例中，子信道移频单元完成对一路复数频域基带信号的基带移频操作，使对应信道的复数频域基带信号相位模糊解调，其相位模糊解调乘积表达式为：
Figure GDA0003513461580000152
k为对应信道序号
经过子信道移频处理，复数频域基带信号的频率完成64倍降速，复数频域基带信号变为子信道复数基带信号。
在更进一步的实施例中，相位差分测频单元完成对子信道复数基带信号的相位差分测频。对子信道复数基带信号进行一阶相位差分，测出子信道的信号频率为fsub，则对应中频输入信号的频率fmiddle表达式为：
fmiddle＝mod(k*fs/128+fsub+fs/4，fs/2),k为信道号
最终，换算成射频信号频率fc测量表达式为：
fc＝16*fmiddle
在更进一步的实施例中，FPGA部件的正交化单元和半带滤波器单元，即数字下变频单元，其逻辑单元Slice LUT和Register，存储单元RAMB18E1，乘法器DSP48E1消耗，如下表1所示。
表1
资源类型 已用 全部 已用百分比
Registers 1073 508400 0.21
Slice LUTs 1145 254200 0.45
RAMB18E1s 0 1590 0
DSP48E1s 64 1540 4.16
FPGA部件的64阶复数FFT单元和子信道移频单元，即64路信道化单元，信道检测单元和相位差分测频单元，其逻辑单元Slice LUT和Register，存储单元RAMB18E1，乘法器DSP48E1消耗，如下表2所示。
表2
资源类型 已用 全部 已用百分比
Registers 16064 508400 3.16
Slice LUTs 19116 254200 7.52
RAMB18E1s 24 1590 1.51
DSP48E1s 448 1540 29.09
静态时序分析结果显示，数字下变频单元的关键路径最大工作周期为2.717ns，最高工作频率为368.053MHz，其它相关单元的关键路径最大工作周期为4.482ns，最高工作频率为223.097MHz，所以系统的最高工作频率不能超过223.097MHz。基于上述讨论，系统2.5GSPS中频信号在FPGA中分成16路运行，数字信道化系统时钟为156.25MHz，复合时序要求。
本发明基于FPGA信号处理技术的超宽带2-18GHz瞬频接收机在初步调试的产品测试结果表明：该产品瞬测响应时间可控制在400纳秒以内，其常温灵敏度和测频均方根误差测试结果如下表3所示，设备不同时略有差别。
表3
射频频率 灵敏度 均方根误差 射频频率 灵敏度 均方根误差
2GHz -61dBm <2.44MHz 11GHz -62dBm <2.44MHz
3GHz -62dBm <2.44MHz 12GHz -61dBm <2.44MHz
4GHz -63dBm <2.44MHz 13GHz -61dBm <2.44MHz
5GHz -61dBm <2.44MHz 14GHz -60dBm <2.44MHz
6GHz -63dBm <2.44MHz 15GHz -61dBm <2.44MHz
7GHz -63dBm <2.44MHz 16GHz -60dBm <2.44MHz
8GHz -61dBm <2.44MHz 17GHz -59dBm <2.44MHz
9GHz -61dBm <2.44MHz 17.5GHz -58dBm <2.44MHz
10GHz -60dBm <2.44MHz 18.0GHz -57dBm <2.44MHz
一种FPGA部件工作实现方法，具体步骤包括：
步骤1、设备上电后，正交化单元完成对所述ADC部件中一路2.5GSPS配置，使所述ADC部件对中频输入0.125-1.125GHz正常采样；
步骤2、所述ADC部件正常工作以后，所述FPGA部件接收所述ADC部件采集到的2.5GSPS信号，并通过正交化单元完成对采样信号的16路并行处理，并进行正交化，使信号频率向左移频625MHz，产生数字基带信号；
步骤3、所述FPGA部件通过半带滤波器对数字基带信号进行IQ路滤波，产生8路并行处理的复数基带信号；
步骤4、所述FPGA部件通过64阶复数FFT单元，延时8个时钟周期并行接收64路复数基带信号，并行输出64路复数频域基带信号，通过汉宁窗技术，对64路复数频域基带信号进行加窗滤波；
步骤5、所述FPGA部件通过信道检测单元并根据射频信号检波输出保宽VP LVTTL识别出射频信号区间和所处信道，并输出该路复数频域基带信号和信道号；
步骤6、所述FPGA部件通过子信道移频单元对信道检测单元输出的复数频域基带信号移频，输出降速的子信道复数基带信号；
步骤7、所述FPGA部件通过相位差分测频单元对子信道复数基带信号进行相位测量，并输出一阶相位差分，最终根据信道号输出射频信号频率值。
总之，本发明具有以下优点：1、采用可编程逻辑器件FPGA，为多信号同时达到乃至复杂电磁环境下信号频率测量提供器件保证；2、ADC器件选用两路2.5GSPS或一路5GSPS，前者可同时测量两套超宽带2-18GHz射频信号，后者将微波组件中十六分频部件改为八分频部件，使中频信号为0.25-2.25GHz，满足奈奎斯特采样定理，进一步提升测频灵敏度和测频精度；3、整个瞬测系统体积小，硬件电路简单，方便推广使用；4、本装置留有一路2-18GHz瞬测接口，具备可拓展性。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

Claims (5)

1.一种超宽带2-18GHz瞬频接收机装置，其特征在于，包括微波组件和数字组件；
所述微波组件含低噪放部件，2-18GHz滤波器部件，10dB放大器部件，功分器部件，DLVA检波器部件和十六分频器部件；
低噪放部件输出给2-18GHz滤波器部件；2-18GHz滤波器部件输出给10dB放大器部件；10dB放大器部件输出给功分器部件；功分器部件其中一路输出给DLVA检波器部件，另一路输出给十六分频器部件；DLVA检波器部件输出给FPGA部件；十六分频器部件输出给ADC部件；
所述数字组件含电源部件，NOR FLASH部件，ADC部件，FPGA部件；所述ADC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择2.5GSPS采样率且量化位数多的ADC器件ev10aq190；所述NOR FLASH部件选用s29gl512n11tfi010；所述FPGA模块单元的程序设计采用流水线结构的低耦合高内聚的模块单元；
电源部件包括模拟电源模块、数字电源模块，模拟电源单元和ADC部件连接，数字电源单元和NOR FLASH部件和FPGA部件连接；ADC部件输出给FPGA部件，与电源部件和FPGA部件相连；NOR FLASH部件与电源部件和FPGA部件相连；FPGA部件与ADC部件，电源组件和DLVA检波器部件相连；
所述低噪放部件，还包括低噪声放大电路，包括结型场效应管Q9、结型场效应管Q10、结型场效应管Q11、结型场效应管Q12、结型场效应管Q13、结型场效应管Q14、电阻R28、电阻R29、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43、电位器RV1、电位器RV2、电容C14、电容C15、电容C16、电容C17、电容C18、电容C19、电容C20、电容C21、运算放大器U5：A、运算放大器U5：B、运算放大器U5：C和运算放大器U5：D，所述结型场效应管Q9的栅极接射频输入信号，所述结型场效应管Q9的源极与所述结型场效应管Q11的漏极连接，所述结型场效应管Q9的漏极分别与所述结型场效应管Q11的栅极、所述电阻R41的一端和所述电阻R43的一端连接，所述结型场效应管Q10的栅极接射频输入信号，所述结型场效应管Q10的源极与所述结型场效应管Q12的漏极连接，所述结型场效应管Q10的漏极分别与所述结型场效应管Q12的栅极、所述电阻R41的另一端和所述电阻R42的一端连接，所述结型场效应管Q11的源极分别与所述电位器RV1的第2引脚、所述结型场效应管Q13的栅极和所述电阻R30的一端连接，所述电位器RV1的第1引脚分别与所述电位器RV1的第3引脚、所述结型场效应管Q13的漏极连接，所述结型场效应管Q13的源极分别与所述结型场效应管Q14的源极、所述电阻R28的一端连接，所述电阻R28的另一端与所述电阻R29的一端均接地，所述结型场效应管Q14的漏极分别与所述电位器RV2的第1引脚、所述电位器RV2的第3引脚连接，所述结型场效应管Q14的栅极分别与所述电位器RV2的第2引脚、所述结型场效应管Q12的源极和所述电阻R31的一端连接，所述电阻R30的另一端分别与所述电容C14的一端、所述电阻R33的一端和所述运算放大器U5：A的同相输入端连接，所述电容C14的另一端接地，所述电阻R33的另一端与所述电容C18的一端连接，所述运算放大器U5：A的反相输入端分别与所述电阻R29的另一端、所述运算放大器U5：B的反相输入端、所述电阻R32的一端、所述电容C16的一端和所述电容C17的一端连接，所述电阻R32的另一端与所述电容C16的另一端、所述电容C17的另一端均接地，所述运算放大器U5：A的输出端分别与所述电阻R43的另一端、所述电容C18的另一端和所述电阻R35的一端连接，所述运算放大器U5：B的同相输入端分别与所述电阻R31的另一端、所述电容C15的一端和所述电阻R34的一端连接，所述电容C15的另一端接地，所述电阻R34的另一端与所述电容C19的一端连接，所述运算放大器U5：B的输出端分别与所述电阻R42的另一端、所述电容C19的另一端和所述电阻R36的一端连接，所述电阻R35的另一端分别与所述电容C20的一端、所述电阻R37的一端和所述运算放大器U5：C的反相输入端连接，所述运算放大器U5：C的同相输入端分别与所述电阻R36的另一端、所述电阻R38的一端和所述电容C21的一端连接，所述电阻R38的另一端与所述电容C21的另一端均接地，所述运算放大器U5：C的输出端分别与所述电容C20的另一端、所述电阻R37的另一端和所述运算放大器U5：D的同相输入端连接，所述运算放大器U5：D的反相输入端分别与所述电阻R39的一端、所述电阻R40的一端连接，所述电阻R39的另一端接地，所述运算放大器U5：D的输出端与所述电阻R40的另一端均接低噪声放大信号；
所述10dB放大器部件，还包括放大电路，包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、运算放大器U1、运算放大器U2、运算放大器U3、运算放大器U4、电感L1、电感L2、电感L3、二极管D1、二极管D2和二极管D3，所述电容C1的一端接滤波信号，所述电容C1的另一端分别与所述电阻R1的一端、所述运算放大器U1的同相输入端连接，所述电阻R1的另一端接地，所述运算放大器U1的负电源分别与所述电阻R4的一端、所述电容C3的一端连接，所述电阻R4的另一端接电源电压，所述电容C3的另一端与所述电容C4的一端接地，所述运算放大器U1的正电源分别与所述电容C4的另一端、所述电阻R5的一端连接，所述电阻R5的另一端接地，所述运算放大器U1的反相输入端分别与所述电阻R2的一端、所述电阻R3的一端连接，所述电阻R2的另一端与所述电容C2的一端连接，所述电容C2的另一端接地，所述运算放大器U1的输出端与所述电阻R3的另一端、所述电感L1的一端、所述二极管D1的正极、所述电阻R6的一端、所述运算放大器U2的同相输入端、所述电阻R8的一端、所述运算放大器U2的输出端、所述电感L2的一端、所述二极管D2的正极、所述电阻R9的一端、所述运算放大器U3的同相输入端、所述电阻R11的一端、所述运算放大器U3的输出端、所述电感L3的一端、所述二极管D3的正极、所述电阻R12的一端、所述运算放大器U4的同相输入端、所述电阻R14的一端、所述运算放大器U4的输出端均接放大信号，所述电感L1的另一端与所述二极管D1的负极均接电源电压，所述电阻R6的另一端接地，所述运算放大器U2的负电源接电源电压，所述运算放大器U2的正电源接地，所述运算放大器U2的反相输入端分别与所述电阻R8的另一端、所述电阻R7的一端连接，所述电阻R7的另一端与所述电容C5的一端连接，所述电容C5的另一端接地，所述电感L2的另一端与所述二极管D2的负极均接电源电压，所述电阻R9的另一端接地，所述运算放大器U3的负电源接电源电压，所述运算放大器U3的正电源接地，所述运算放大器U3的反相输入端分别与所述电阻R11的另一端、所述电阻R10的一端连接，所述电阻R10的另一端与所述电容C6的一端连接，所述电容C6的另一端接地，所述电感L3的另一端与所述二极管D3的负极均接电源电压，所述电阻R12的另一端接地，所述运算放大器U4的负电源接电源电压，所述运算放大器U4的正电源接地，所述运算放大器U4的反相输入端分别与所述电阻R14的另一端、所述电阻R13的一端连接，所述电阻R13的另一端与所述电容C7的一端连接，所述电容C7的另一端接地；
所述FPGA部件的程序设计采用流水线结构的低耦合高内聚的模块单元，包括正交化单元、半带滤波器单元、64阶复数FFT单元、信道检测单元、子信道移频单元、相位差分测频单元，在所述FPGA部件内，正交化单元与半带滤波器单元相连，半带滤波器单元与64阶复数FFT单元相连，64阶复数FFT单元与信道检测单元相连，信道检测单元与子信道移频单元相连，子信道移频单元与相位差分测频单元相连，其中，正交化单元包含对所述ADC部件寄存器配置，信道检测单元需要接收所述DLVA检波器部件的保宽VP LVTTL；
所述FPGA部件在实现工作过程中，具体步骤包括以下步骤：
步骤1、设备上电后，正交化单元完成对所述ADC部件中一路2.5GSPS配置，使所述ADC部件对中频输入0.125-1.125GHz正常采样；
步骤2、所述ADC部件正常工作以后，所述FPGA部件接收所述ADC部件采集到的2.5GSPS信号，并通过正交化单元完成对采样信号的16路并行处理，并进行正交化，使信号频率向左移频625MHz，产生数字基带信号；
步骤3、所述FPGA部件通过半带滤波器对数字基带信号进行IQ路滤波，产生8路并行处理的复数基带信号；
步骤4、所述FPGA部件通过64阶复数FFT单元，延时8个时钟周期并行接收64路复数基带信号，并行输出64路复数频域基带信号，通过汉宁窗技术，对64路复数频域基带信号进行加窗滤波；
步骤5、所述FPGA部件通过信道检测单元并根据射频信号检波输出保宽VP LVTTL识别出射频信号区间和所处信道，并输出该路复数频域基带信号和信道号；
步骤6、所述FPGA部件通过子信道移频单元对信道检测单元输出的复数频域基带信号移频，输出降速的子信道复数基带信号；
步骤7、所述FPGA部件通过相位差分测频单元对子信道复数基带信号进行相位测量，并输出一阶相位差分，最终根据信道号输出射频信号频率值。
2. 根据权利要求1所述的一种超宽带2-18GHz瞬频接收机装置，其特征在于，所述DLVA检波器部件，还包括检波电路，包括电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21、电阻R22、电阻R23、电阻R24、电阻R25、电阻R26、电阻R27、三极管Q1、三极管Q2、三极管Q3、三极管Q4、三极管Q5、三极管Q6、三极管Q7、三极管Q8和二极管D4，所述电容C8的一端接功分信号，所述电容C8的另一端分别与所述电容C9的一端、所述电阻R20的一端连接，所述电容C9的另一端与所述电容C10的一端均接地，所述电阻R20的另一端分别与所述电容C10的另一端、所述电阻R18的一端、所述三极管Q1的集电极和所述三极管Q3的集电极连接，所述电阻R18的另一端与所述电阻R17的一端、所述电阻R19的一端和所述电阻R23的一端均接电源电压，所述电阻R17的另一端分别与所述电容C11的一端、所述电阻R16的一端连接，所述电容C11的另一端接地，所述电阻R16的另一端与所述电阻R15的一端均接振幅调制信号，所述电阻R15的另一端接地，所述三极管Q1的基极与所述电阻R21的一端连接，所述三极管Q1的发射极分别与所述三极管Q2的发射极、所述三极管Q5的集电极连接，所述三极管Q2的基极与所述三极管Q3的基极连接，所述三极管Q2的集电极分别与所述电阻R19的另一端、所述电容C12的一端和所述三极管Q4的集电极连接，所述电容C12的另一端接地，所述三极管Q3的发射极分别与所述三极管Q4的发射极、所述三极管Q6的集电极连接，所述三极管Q4的基极与所述电阻R21的另一端连接，所述三极管Q5的基极分别与所述电容C13的一端、所述电阻R22的一端连接，所述电容C13的另一端接地，所述三极管Q5的发射极分别与所述电阻R24的一端、所述三极管Q7的集电极连接，所述三极管Q6的基极与所述电阻R22的另一端连接，所述三极管Q6的发射极分别与所述电阻R24的另一端、所述三极管Q8的集电极连接，所述三极管Q7的基极分别与所述三极管Q8的基极、所述电阻R23的另一端和所述二极管D4的正极连接，所述三极管Q7的发射极与所述电阻R25的一端连接，所述三极管Q8的发射极与所述电阻R26的一端连接，所述二极管D4的负极与所述电阻R27的一端连接，所述电阻R25的另一端与所述电阻R26的另一端、所述电阻R27的另一端均接保宽VP LVTTL。
3.根据权利要求1所述的一种超宽带2-18GHz瞬频接收机装置，其特征在于，所述FPGA部件的所述正交化单元、半带滤波器单元采用了DDC技术，设采样输入信号为
Figure DEST_PATH_IMAGE002
，则采样信号为
Figure DEST_PATH_IMAGE004
其中，
Figure DEST_PATH_IMAGE006
为采样时间，
Figure DEST_PATH_IMAGE008
为采样频率，对其左移采样率的四分之一，并半带滤波器
Figure DEST_PATH_IMAGE010
滤波后，两倍抽取即可实现DDC，如下式所示：
Figure DEST_PATH_IMAGE012
。
4.根据权利要求1所述的一种超宽带2-18GHz瞬频接收机装置，其特征在于，所述64阶复数FFT单元还涉及采用汉宁窗技术进行滤波。
5. 根据权利要求1所述的一种超宽带2-18GHz瞬频接收机装置，其特征在于，所述FPGA部件的子信道移频单元完成对一路复数频域基带信号的基带移频操作，使对应信道的复数频域基带信号相位模糊解调，以完成对每个子信道信号的降速处理，设复数频域基带信号为
Figure DEST_PATH_IMAGE014
，复数信号的带宽和速率为实数信号的一半，经过64阶复数FFT单元后，每个时钟周期延时了8个复数节拍得到信道输出
Figure DEST_PATH_IMAGE016
，
当信号位于第
Figure DEST_PATH_IMAGE018
个通道，即满足
Figure DEST_PATH_IMAGE020
其中，
Figure DEST_PATH_IMAGE022
，且
Figure DEST_PATH_IMAGE024
，于是信号输出为
Figure DEST_PATH_IMAGE026
因此，其相位模糊解调乘积表达式为：
Figure DEST_PATH_IMAGE028
即子信道移频单元输出为：
Figure DEST_PATH_IMAGE030
经过子信道移频处理，复数频域基带信号的频率完成64倍降速，但每个时钟更新8个复数节拍，复数频域基带信号变为子信道复数基带信号。
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