CN111211104A - 线路结构及其制造方法 - Google Patents

线路结构及其制造方法 Download PDF

Info

Publication number
CN111211104A
CN111211104A CN201811396632.9A CN201811396632A CN111211104A CN 111211104 A CN111211104 A CN 111211104A CN 201811396632 A CN201811396632 A CN 201811396632A CN 111211104 A CN111211104 A CN 111211104A
Authority
CN
China
Prior art keywords
layer
conductive
pad
top surface
conductive bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811396632.9A
Other languages
English (en)
Other versions
CN111211104B (zh
Inventor
吴金能
朱彦瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201811396632.9A priority Critical patent/CN111211104B/zh
Publication of CN111211104A publication Critical patent/CN111211104A/zh
Application granted granted Critical
Publication of CN111211104B publication Critical patent/CN111211104B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1141—Manufacturing methods by blanket deposition of the material of the bump connector in liquid form
    • H01L2224/11418—Spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明提供一种线路结构，包括：基底、接垫、介电层、导电层、黏着层以及导电凸块。接垫配置在基底上。介电层配置在基底上，且暴露出部分接垫。导电层接触接垫且自接垫延伸覆盖介电层的顶面。黏着层配置在介电层与导电层之间。导电凸块自导电层的顶面向上延伸。导电凸块与导电层为一体成型。另提供一种线路结构的制造方法。

Description

线路结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种线路结构及其制造方法。
背景技术
近年来，由于各种电子构件(例如晶体管、二极管、电阻器、电容器等)的积集度不断提升，半导体工业因而快速成长。这种积集度的提升，大多是因为最小特征尺寸的持续缩小，使得更多的构件整合在一特定的区域中。
相较于传统的封装结构，这些尺寸较小的电子构件具有较小的面积，因而需要较小的封装结构。举例来说，半导体芯片或晶粒具有越来越多的输入/输出(I/O)焊垫，重布线层(redistribution layer，RDL)可将半导体芯片或晶粒的原始I/O焊垫的位置重新布局于半导体芯片或晶粒的周围，以增加I/O数量。
然而，在传统晶圆级封装工艺中，重布线层结构与铜柱凸块都是重复使用溅镀、电镀、光刻、蚀刻等工艺来形成多层结构。多道工艺除了步骤繁琐之外，各工艺步骤之间的良率损失、材料浪费以及机台多样化都会造成制造成本高涨。另外，多层结构中的各层间会有黏着性的问题，且不同金属材料之间也容易产生金属间化合物(intermetallic compound，IMC)。因此，传统重布线层结构与铜柱凸块之间的界面常在可靠度测试时发生剥离和断裂的问题。
发明内容
本发明提供一种线路结构，包括：基底、接垫、介电层、导电层、黏着层以及导电凸块。接垫配置在基底上。介电层配置在基底上，且暴露出部分接垫。导电层接触接垫且自接垫延伸覆盖介电层的顶面。黏着层配置在介电层与导电层之间。导电凸块自导电层的顶面向上延伸。导电凸块与导电层为一体成型。
本发明提供一种线路结构的制造方法，其步骤如下。在基底上形成接垫。在基底上形成介电层。介电层具有开口，其暴露出部分接垫。在介电层上形成黏着层。黏着层覆盖开口的侧壁且延伸覆盖介电层的顶面。通过第一3D打印技术形成线路层。线路层包括：导电层与导电凸块。导电层接触接垫且自接垫沿着第一方向延伸覆盖黏着层的顶面。导电凸块自黏着层上的导电层的第一顶面沿着第二方向延伸。第一方向与第二方向不同。在线路层上形成钝化层。钝化层覆盖导电层的第二顶面且覆盖导电凸块的部分侧壁。在导电凸块上形成焊料层。
基于上述，本发明通过3D打印技术形成线路层(其包括导电层与导电凸块)，以使导电层与导电凸块为一体成型。也就是说，导电层与导电凸块是以相同工艺步骤且以相同材料来形成，藉此避免不同材料之间的黏着性与IMC的问题。如此一来，本发明便可大幅增加线路结构中的导电层与导电凸块之间的结构强度，进而提升产品可靠度。另外，本发明的线路结构的制造方法也具有工艺步骤简单的优点，进而提升产品的商业竞争力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1E是依照本发明一实施例的一种线路结构的制造流程的剖面示意图；
图2是图1C的线路结构的一部分的剖面放大图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
图1A至图1E是依照本发明一实施例的一种线路结构的制造流程的剖面示意图。图2是图1C的线路结构的一部分的剖面放大图。于此，本实施例所示出的线路结构可以是重布线层(RDL)结构，但本发明不以此为限。在其他实施例中，所述线路结构也可以是后段(back-end-of-line，BEOL)工艺中的内连线结构、电路板中的线路结构或类似结构。
请参照图1A，本实施例提供一种线路结构的制造方法，其步骤如下。首先，提供基底100。在一实施例中，基底100包括半导体材料。具体来说，基底100可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料形成。在本实施例中，基底100可以是硅基底。此外，基底100亦可包括绝缘体上有硅基底。虽然图1A中并未示出出任何元件配置在基底100中，但本实施例的基底100可具有有源元件(例如是晶体管、二极管等)、无源元件(例如是电容器、电感器、电阻器等)、或其组合于其中。在其他实施例中，基底100可具有例如逻辑元件、存储元件或其组合于其中。
接着，在基底100上形成接垫102。在一实施例中，接垫102的材料包括金属材料，其可例如是铜、铝、金、银、镍、钯或其组合。接垫102的形成方法包括物理气相沉积法(physical vapor deposition，PVD)、镀覆法(plating)或其组合。虽然图1A中仅示出一个接垫102，但本发明不限于此。在其他实施例中，接垫102的数量可依需求来调整。在一实施例中，接垫102可与基底100中的元件(未示出)电性连接。
之后，在基底100上形成介电层104。介电层104覆盖接垫102的侧壁且覆盖接垫10的一部分顶面。如图1A所示，介电层104具有开口105。开口105暴露出接垫102的另一部分顶面102t。在一实施例中，介电层104的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅、聚酰亚胺(polyimide)或其组合。介电层104的形成方法包括PVD、化学气相沉积法(chemical vapor deposition，CVD)或其组合。
请参照图1B，通过三维(three-dimensional，3D)打印技术来形成黏着层106。在一实施例中，所述3D打印技术包括喷印式打印工艺(Ink Jet Printing process)、气溶胶喷涂打印工艺(Aerosol Jet Printing process)或其组合。以气溶胶喷涂打印工艺为例，其是使用气溶喷嘴沉积头(aerosol jet deposition head)，以形成由外部的鞘流(outersheath flow)和内部的充满气溶的载体流(inner aerosol-laden carrier flow)构成的环状传播喷嘴。在环状气溶喷射工艺中，将欲沉积的材料的气溶流(aerosol stream)集中且沉积在欲形成的表面上。上述步骤可称为无掩膜中尺度材料沉积(Maskless MesoscaleMaterial Deposition，M3D)，也就是说，其可在不使用掩膜的情况下进行沉积。
在本实施例中，如图1B所示，通过3D打印装置的喷头202沿着第一方向D1喷出绝缘墨水204至介电层104上。在一实施例中，绝缘墨水204包括绝缘材料与溶剂。举例来说，所述绝缘材料可以是聚酰亚胺、聚氨酯(Polyurethane，PU)等类似绝缘材料。而所述溶剂可以是N-甲基吡咯烷酮(N-Methyl-2-pyrrolidone，NMP)、丙二醇甲醚(Propylene glycolmonomethyl ether，PGME)、乙二醇等类似溶剂。在固化(curing)步骤之后，绝缘墨水204固化为黏着层106。在替代实施例中，所述固化步骤包括通过加热或照光，以使绝缘墨水204中的溶剂挥发而固化。在此情况下，如图1B所示，黏着层106覆盖开口105的侧壁105s且延伸覆盖介电层104的顶面104t。在一实施例中，黏着层106包括绝缘聚合物，其可例如是聚酰亚胺、聚氨酯、环氧树脂(SU-8)、黏合剂或其组合。在本实施例中，黏着层106可增加介电层104与后续形成的导电层112(如图1C所示)之间的黏着性。在另一实施例中，黏着层106的最小厚度可介于0.8μm至3μm之间。但本发明不以此为限，在其他实施例中，可通过打印积层的方式来增加黏着层106的厚度。
请参照图1C，通过3D打印技术来形成线路层110。线路层110包括导电层112与导电凸块114。详细地说，通过3D打印装置的喷头212沿着第一方向D1喷出导电墨水214至黏着层106上以形成导电层112，再沿着第二方向D2喷出导电墨水214至导电层112上以形成导电凸块114。在此情况下，如图1C所示，导电层112自接垫102沿着第一方向D1延伸覆盖黏着层106的顶面106t。具体来说，导电层112可包括第一部分112a、第二部分112b以及第三部分112c。第一部分112a覆盖且接触接垫102的顶面102t。第二部分112b覆盖且接触黏着层106的顶面106t。第三部分112c位于第一部分112a与第二部分112b之间。换言之，第三部分112c可视为连接部或倾斜部，以连接第一部分112a与第二部分112b。另外，导电凸块114自黏着层106上的导电层112的顶面112t(可视为第一顶面)沿着第二方向D2延伸。也就是说，导电凸块114自第二部分112b的顶面112t向上延伸。在一实施例中，第一方向D1不同于第二方向D2。举例来说，第一方向D1与第二方向D2互相垂直或正交。
在一实施例中，导电层112的最小厚度可介于0.5μm至5μm之间；而导电凸块114的最小高度介于20μm至30μm之间。但本发明不以此为限，在其他实施例中，可通过打印积层的方式来增加导电层112的厚度或是增加导电凸块114的高度。
在一实施例中，导电墨水214包括多个导电颗粒115与溶剂。所述溶剂包括N-甲基吡咯烷酮、丙二醇甲醚、乙二醇等类似溶剂。更进一步地说，请参照图1C的线路层110的一部分108的放大图2，在固化步骤后，线路层110(其包括导电层112与导电凸块114)是由彼此接触的多个导电颗粒115所构成。在一实施例中，导电颗粒115包括多个金属纳米颗粒，其可例如是银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。在另一实施例中，导电颗粒115的平均粒径可介于5nm至1000nm之间。导电颗粒115的粒径分布的标准差可介于4.55至43之间。在一些实施例中，线路层110是将粒径一致的球状导电颗粒115紧密地连接在一起，以达到均匀导电的功效。在其他实施例中，导电颗粒115亦可具有不同粒径。
另一方面，如图2所示，导电层112与导电凸块114共享(share)导电颗粒115中的至少一个或多个。也就是说，导电颗粒115中的至少一个或多个横跨导电层112与导电凸块114之间的虚拟界面113。需注意的是，导电层112与导电凸块114之间实际上不具有界面。于此所述的虚拟界面113是为了清楚界定导电层112与导电凸块114是一体成型而定义的。所谓的一体成型可视为以同一工艺且以相同材料来形成。举例来说，导电层112与导电凸块114是以相同的3D打印技术且以相同的导电墨水214所形成。由于导电层112与导电凸块114是一体成型的，所以，本实施例可避免不同材料之间的黏着性与IMC的问题。因此，本实施例可大幅增加导电层112与导电凸块114之间的结构强度，进而提升产品可靠度。也就是说，相较于传统RDL结构，本实施例的导电层112与导电凸块114之间的黏着性较强，而不易剥离或断裂。
请参照图1D，通过3D打印技术来形成钝化层116。具体来说，通过3D打印装置的喷头222沿着第一方向D1喷出绝缘墨水224至导电层112上。在一实施例中，绝缘墨水224包括绝缘材料与溶剂。所述绝缘材料包括聚酰亚胺、聚氨酯等类似绝缘材料。所述溶剂包括N-甲基吡咯烷酮、丙二醇甲醚、乙二醇等类似溶剂。在固化步骤之后，绝缘墨水224固化为钝化层116。在替代实施例中，所述固化步骤包括通过加热或照光，以使绝缘墨水204中的溶剂挥发而固化。在此情况下，如图1D所示，钝化层116覆盖导电层112的未被导电凸块114所覆盖的顶面112t’(可视为第二顶面)且覆盖导电凸块114的部分侧壁114s。在一实施例中，钝化层116包括绝缘聚合物，其可例如是聚酰亚胺、黏合剂或其组合。在本实施例中，钝化层116可保护导电层112不受氧气或湿气所影响。在另一实施例中，钝化层116的最小厚度可介于0.7μm至4μm之间。但本发明不以此为限，在其他实施例中，可通过打印积层的方式来增加钝化层116的厚度。
请参照图1E，通过3D打印技术形成焊料层118。详细地说，通过3D打印装置的喷头232喷出导电墨水234至导电凸块114上以形成焊料层118。在一实施例中，导电墨水234包括导电颗粒与溶剂。所述导电颗粒包括多个金属纳米颗粒，其可例如是银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。所述溶剂包括N-甲基吡咯烷酮、丙二醇甲醚、乙二醇等类似溶剂。在另一实施例中，焊料层118的最小厚度可介于0.7μm至4μm之间。但本发明不以此为限，在其他实施例中，可通过重复堆迭的方式来增加焊料层118的厚度。在替代实施例中，焊料层118与线路层110可以是相同材料或是不同材料。举例来说，线路层110的材料包括铜银合金；而焊料层118的材料包括锡银合金。
综上所述，本发明通过3D打印技术形成线路层(其包括导电层与导电凸块)，以使导电层与导电凸块为一体成型。也就是说，导电层与导电凸块是以相同工艺步骤且以相同材料来形成，藉此避免不同材料之间的黏着性与IMC的问题。如此一来，本发明便可大幅增加线路结构中的导电层与导电凸块之间的结构强度，进而提升产品可靠度。另外，本发明的线路结构的制造方法亦具有工艺步骤简单的优点，进而提升产品的商业竞争力。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种线路结构，包括：
接垫，配置在基底上；
介电层，配置在所述基底上，且暴露出部分所述接垫；
导电层，接触所述接垫且自所述接垫延伸覆盖所述介电层的顶面；
黏着层，配置在所述介电层与所述导电层之间；以及
导电凸块，自所述导电层的顶面向上延伸，其中所述导电凸块与所述导电层为一体成型。
2.根据权利要求1所述的线路结构，其中所述导电层与所述导电凸块由彼此接触的多个导电颗粒所构成。
3.根据权利要求2所述的线路结构，其中所述导电层与所述导电凸块共享所述多个导电颗粒中的至少一个。
4.根据权利要求2所述的线路结构，其中所述多个导电颗粒包括多个金属纳米颗粒，所述多个金属纳米颗粒包括银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。
5.根据权利要求1所述的线路结构，其中所述导电层与所述导电凸块之间不具有界面。
6.根据权利要求1所述的线路结构，其中所述黏着层包括绝缘聚合物，所述绝缘聚合物包括聚酰亚胺、聚氨酯、环氧树脂、黏合剂或其组合。
7.根据权利要求1所述的线路结构，还包括：
焊料层，配置在所述导电凸块上；以及
钝化层，配置在所述导电层上，且覆盖所述导电凸块的部分侧壁。
8.一种线路结构的制造方法，包括：
在基底上形成接垫；
在所述基底上形成介电层，所述介电层具有开口，其暴露出部分所述接垫；
在所述介电层上形成黏着层，所述黏着层覆盖所述开口的侧壁且延伸覆盖所述介电层的顶面；
通过第一3D打印技术形成线路层，所述线路层包括：
导电层，接触所述接垫且自所述接垫沿着第一方向延伸覆盖所述黏着层的顶面；以及
导电凸块，自所述黏着层上的所述导电层的第一顶面沿着第二方向延伸，其中所述第一方向与所述第二方向不同；
在所述线路层上形成钝化层，所述钝化层覆盖所述导电层的第二顶面且覆盖所述导电凸块的部分侧壁；以及
在所述导电凸块上形成焊料层。
9.根据权利要求8所述的线路结构的制造方法，其中通过所述第一3D打印技术形成所述线路层包括使用导电墨水，所述导电墨水包括多个金属纳米颗粒，所述多个金属纳米颗粒包括银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。
10.根据权利要求8所述的线路结构的制造方法，其中所述黏着层、所述焊料层以及所述钝化层是由第二3D打印技术所形成。
CN201811396632.9A 2018-11-22 2018-11-22 线路结构及其制造方法 Active CN111211104B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811396632.9A CN111211104B (zh) 2018-11-22 2018-11-22 线路结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811396632.9A CN111211104B (zh) 2018-11-22 2018-11-22 线路结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111211104A true CN111211104A (zh) 2020-05-29
CN111211104B CN111211104B (zh) 2021-09-07

Family

ID=70787980

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811396632.9A Active CN111211104B (zh) 2018-11-22 2018-11-22 线路结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111211104B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050230846A1 (en) * 2003-11-14 2005-10-20 Industrial Technology Research Institute Wafer level chip scale packaging structure and method of fabricating the same
CN1694247A (zh) * 2004-04-30 2005-11-09 育霈科技股份有限公司 封装的结构
CN101764113A (zh) * 2008-12-25 2010-06-30 俞宛伶 半导体元件的线路面的连接垫上的金属凸块结构及形成方法
US20120055702A1 (en) * 2009-06-02 2012-03-08 Hsio Technologies, Llc Compliant printed flexible circuit
US20130187277A1 (en) * 2012-01-24 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stopper on under-bump metallization layer
CN107546213A (zh) * 2016-06-28 2018-01-05 瑞萨电子株式会社 半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050230846A1 (en) * 2003-11-14 2005-10-20 Industrial Technology Research Institute Wafer level chip scale packaging structure and method of fabricating the same
CN1694247A (zh) * 2004-04-30 2005-11-09 育霈科技股份有限公司 封装的结构
CN101764113A (zh) * 2008-12-25 2010-06-30 俞宛伶 半导体元件的线路面的连接垫上的金属凸块结构及形成方法
US20120055702A1 (en) * 2009-06-02 2012-03-08 Hsio Technologies, Llc Compliant printed flexible circuit
US20130187277A1 (en) * 2012-01-24 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stopper on under-bump metallization layer
CN107546213A (zh) * 2016-06-28 2018-01-05 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN111211104B (zh) 2021-09-07

Similar Documents

Publication Publication Date Title
KR102249680B1 (ko) 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스
US11043463B2 (en) Interconnect structures and methods of forming same
US10312204B2 (en) System and method for an improved interconnect structure
US8294264B2 (en) Radiate under-bump metallization structure for semiconductor devices
TW201947643A (zh) 半導體結構及半導體結構形成方法
CN107134413B (zh) 半导体装置以及制造的方法
US10319692B2 (en) Semiconductor structure and manufacturing method thereof
US9646944B2 (en) Alignment structures and methods of forming same
US11610857B2 (en) Method of manufacturing circuit structure
CN111211104B (zh) 线路结构及其制造方法
KR101571604B1 (ko) 단일 마스크 패키지 장치 및 방법
TWI692062B (zh) 線路結構及其製造方法
US11063010B2 (en) Redistribution layer (RDL) structure and method of manufacturing the same
TWI668829B (zh) 重佈線層結構及其製造方法
CN111211105A (zh) 重布线层结构及其制造方法
CN111785699B (zh) 打线接合结构及其制造方法
CN114078825A (zh) 具有过孔结构的天线封装及其形成方法
CN114267666A (zh) 天线封装及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant