CN111159087A - 一种信号判读电路及集成电路级联信号的单线传输电路 - Google Patents

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CN111159087A CN202010055472.2A CN202010055472A CN111159087A CN 111159087 A CN111159087 A CN 111159087A CN 202010055472 A CN202010055472 A CN 202010055472A CN 111159087 A CN111159087 A CN 111159087A
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杨士斌
黄照兴
丁懿慧
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Abstract

本申请属于集成电路技术领域，提供了一种信号判读电路及集成电路级联信号的单线传输电路，通过充放电电路接收控制信号源提供的控制信号，并根据所述控制信号对电容器电路进行充放电处理，以生成充放电信号，然后采用电压位准侦测电路对所述充放电信号的电压进行侦测，并根据侦测结果输出对应的判读信号，提升了信号判读电路的兼容性，避免了控制器数据协议变动时缓存器读取数据错误的问题。

Description

一种信号判读电路及集成电路级联信号的单线传输电路
技术领域
本申请属于集成电路技术领域，特别涉及一种信号判读电路及集成电路级联信号的单线传输电路。
背景技术
由于单线传输架构下控制器发送的信号仅由一条传输线输入至集成电路，集成电路(Integrated Circuit，IC)在接收控制器发送的数据时，通常采用高低两个电位组成一位数据，例如，由高低电平信号的时间配比不同以定义数据逻辑“1”或“0”。在侦测数据信号时，通常将输入信号先经过时间延迟模块，时间延迟模块将信号延迟至少和原输入信号有四分之一以上周期的时间差。并利用未经延迟的输入信号作为缓存器的时钟信号，此时，第一个缓存器内取得数据信号经过延迟四分之一个周期后的电压位准，只要延迟时间为一位信号的四分之一周期，第一个缓存器就可存得前一笔数据在延迟四分之一周期后的电压位准，缓存器利用原始的输入信号作为暂存的时钟信号即可以将正确数据送往下一个缓存器。
然而，现有的时间延时模块通常采用固定时间延迟，若控制器数据协议变动，缓存器存在读取错误数据的问题。
发明内容
本申请的目的在于提供一种信号判读电路及集成电路级联信号的单线传输电路，旨在解决目前的信号判读电路中缓存器存在读取错误数据的问题。
为了解决上述技术问题，本申请实施例提供了一种信号判读电路，与供电电源和控制信号源连接，所述信号判读电路包括：
电容器电路，与所述供电电源连接；
充放电电路，分别与所述供电电源、所述控制信号源和所述电容器电路连接，用于接收所述控制信号源提供的控制信号，并根据所述控制信号对所述电容器电路进行充放电处理，以生成充放电信号；以及
电压位准侦测电路，与所述电容器电路连接，用于接收所述充放电信号，并对所述充放电信号的电压进行侦测，根据侦测结果生成判读信号。
可选的，所述充放电电路包括：
定电流模块，与所述供电电源连接，用于提供两个定电流信号；
开关模块，分别与所述控制信号源、所述定电流模块以及所述电容器电路连接，用于接收所述控制信号源提供的控制信号，并根据所述控制信号和所述定电流信号对所述电容器电路进行定电流充电或者定电流放电，以生成充放电信号。
可选的，所述定电流模块包括：
第一定电流单元，设于所述充放电电路与所述供电电源之间，用于根据所述开关模块的开关状态对所述电容器电路进行充电处理；
第二定电流单元，设于所述充放电电路与地之间，用于根据所述开关模块的开关状态对所述电容器电路进行放电处理。
可选的，所述开关模块为反相器电路，所述反相器电路的输入端与所述控制信号源连接，所述反相器电路的输出端与所述电容器电路连接，所述反相器的供电电源与所述第一定电流单元连接，所述反相器电路的接地端与所述第二定电流单元连接。
可选的，所述电容器电路包括：
第一电容器单元，设于所述供电电源与所述充放电电路之间；
第二电容器单元，设于所述充放电电路与地之间。
可选的，所述第一电容器单元和所述第二电容器单元为电容器或者晶体管。
可选的，所述第一电容器单元为P型MOS管，所述P型MOS管的漏极与所述P型MOS管的源极共接于所述供电电源，所述P型MOS管的栅极与所述充放电电路连接。
可选的，所述第二电容器单元为N型MOS管，所述N型MOS管的漏极与所述N型MOS管的源极共接于地，所述N型MOS管的栅极与所述充放电电路连接。
可选的，所述电压位准侦测电路包括：
第一非门，与所述电容器电路连接，用于接收所述充放电信号，并将所述充放电信号与预设阈值信号进行对比，并根据对比结果输出对应的逻辑信号；
第二非门，与所述第一非门连接，用于接收所述逻辑信号，并对所述逻辑信号进行反相处理，以生成所述判读信号。
本申请实施例还提供了一种集成电路级联信号的单线传输电路，其特征在于，包括：
控制信号源；
供电电源；
多个依序连接的缓存器；以及
如上述任一项所述的信号判读电路，所述信号判读电路分别与所述控制信号源、所述供电电源以及第一个缓存器连接。
本申请提供了一种信号判读电路及集成电路级联信号的单线传输电路，通过充放电电路接收控制信号源提供的控制信号，并根据所述控制信号对电容器电路进行充放电处理，以生成充放电信号，然后采用电压位准侦测电路对所述充放电信号的电压进行侦测，并根据侦测结果生成判读信号，提升了信号判读电路的兼容性，避免了控制器数据协议变动时缓存器读取数据错误的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请的一个实施例提供的信号判读电路的结构示意图；
图2是本申请的一个实施例提供的逻辑信号示意图；
图3是本申请的另一个实施例提供的信号判读电路的结构示意图；
图4是本申请的一个实施例提供的充放电信号与控制信号的波形示意图；
图5是本申请的另一个实施例提供的信号判读电路的结构示意图；
图6是本申请的另一个实施例提供的信号判读电路的结构示意图；
图7是本申请的一个实施例提供的集成电路级联信号的单线传输电路的示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接或者间接位于该另一个部件上。当一个部件被称为“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置为基于附图所示的方位或位置，仅是为了便于描述，不能理解为对本技术方案的限制。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为了说明本申请所述的技术方案，以下结合具体附图及实施例进行详细说明。
以下结合附图和具体实施例，对本申请进行详细说明。
单线传输架构下控制器发送的信号仅由一条传输线输入至集成电路，集成电路(Integrated Circuit，IC)在接收控制器发送的数据时，通常采用高低两个电位平组成一位数据，例如，由高低电位平的时间配比不同以定义数据逻辑“1”或“0”。在侦测数据信号时，通常将输入信号先经过时间延迟模块，时间延迟模块将信号延迟至少和原输入信号有四分之一以上周期的时间差。并利用未经延迟的输入信号作为缓存器的时钟信号，此时，第一个缓存器内取得数据信号经过延迟四分之一个周期后的电压位准，只要延迟时间为一位信号的四分之一周期，第一个缓存器就可存得前一笔数据在延迟四分之一周期后的电压位准，缓存器利用原始的输入信号作为暂存的时钟信号即可以将正确数据送往下一个缓存器。
上述数据判读方法存在多种缺陷，例如，对于时间延迟模块的设计精度要求较高，一旦时间延迟过长或是过短就会使缓存器读错数据；由于设计精度要求高，往往利用非门推电阻电容的延迟电路无法达标，而需要一连串的非门逻辑电路，导致集成电路的版图面积较大；时间延迟模块通常采用固定的时间延迟，若控制器数据协议更动，数据传输速度加快或减慢，此时第一颗缓存器无法读取预期时间点的电压，将导致缓存器数据读错。
本申请实施例提供了一种信号判读电路，参见图1所示，本实施例中的信号判读电路与供电电源10和控制信号源20连接，所述信号判读电路包括：充放电电路30、电容器电路40以及电压位准侦测电路50，其中，电容器电路40与所述供电电源10连接；充放电电路30分别与所述供电电源10、所述控制信号源20和所述电容器电路40连接，用于接收所述控制信号源20提供的控制信号，并根据所述控制信号对所述电容器电路40进行充放电处理，以生成充放电信号；电压位准侦测电路50与所述电容器电路40连接，用于接收所述充放电信号，并对所述充放电信号的电压进行侦测，根据侦测结果生成判读信号。
在本实施例中，充放电电路30用于接收控制信号源20提供的控制信号，并根据控制信号的电压对电容器电路40进行充放电处理，从而生成充放电信号，此时，电压位准侦测电路50对充放电信号的电压进行侦测，从而实现对数据的判读，并输出对应的判读信号。例如，电压位准侦测电路50将充放电信号与预设的阈值电压信号进行对比，若充放电信号的电压小于阈值电压信号的电压，则电压位准侦测电路50输出的判读信号为低电平信号，其逻辑值为“0”，若充放电信号的电压大于阈值电压信号的电压，则电压位准侦测电路50输出的判读信号为高电平信号，其逻辑值为“1”。
在本实施例中，采用充放电电路30对电容器电路40进行充放电的方式调整充放电信号的电位变化，可以提升信号判读电路的兼容性，使得控制信号源20在发送更快或者更慢的数据信号时，无需受到延时时间影响，避免缓存器读取数据错误。当控制信号源20提供逻辑“1”或“0”的信号时，由于高电平与低电平的配比不同，电容器电路40的充放电时间不同，充放电信号的电压位准不同，此时缓存器在预设时间节点读取到的电压位准取决于控制信号源20提供的逻辑信号，避免了数据协议变动导致的数据读取错误的问题。
在一个实施例中，控制信号源20可以为控制器，控制器发送的数据信号由高低电位平的时间配比不同以定义数据逻辑“1”或“0”。例如，参见图2所示，一个周期为2us，逻辑“0”为在一个周期内四分之一的高电平与四分之三的低电平的组合，逻辑“1”为在一个周期内四分之三的高电平与四分之一的低电平组合。充放电电路30基于控制信号(即数据信号)的电压对电容器电路40进行充放电处理，产生一电压波动的充放电信号，例如，在数据信号为逻辑“0”时，在四分之一周期时间内为高电平，充放电电路30对电容器电路40进行充电，此时，充放电信号的电压从0V逐渐增加至第一充电阈值电压，在四分之三周期时间内为低电平，充放电电路30对电容器电路40进行放电，此时，充放电信号的电压从第一充电阈值电压逐渐降低至0；在数据信号为逻辑“1”时，在四分之三周期时间内为高电平，充放电电路30对电容器电路40进行充电，此时，充放电信号的电压从0V逐渐增加至第二充电阈值电压，在四分之一周期时间内为低电平，充放电电路30对电容器电路40进行放电，此时，充放电信号的电压从第二充电阈值电压逐渐降低至第三充电阈值电压，电压位准侦测电路50对充放电信号的电压进行侦测，并根据侦测结果生成判读信号，例如，侦测到充放电信号的电压为高电平，则判读信号的逻辑值为“1”，侦测到充放电信号的电压为低电平，则判读信号的逻辑值为“0”。在一个实施例中，参见图3所示，本实施例中的充放电电路30包括定电流模块31和开关模块32，其中，定电流模块31与所述供电电源10连接，用于提供两个定电流信号；开关模块32分别与所述控制信号源20、所述定电流模块31以及所述电容器电路40连接，用于接收所述控制信号源20提供的控制信号，并根据所述控制信号和所述定电流信号对所述电容器电路40进行定电流充电或者定电流放电，以生成充放电信号。
在本实施例中，开关模块32根据控制信号进入不同的开关状态，例如，开关模块32在控制信号为高电平信号时进入第一开关状态，此时定电流模块31对电容器电路40进行定电流充电，开关模块32在控制信号为低电平信号时进入第二开关状态，此时定电流模块31对电容器电路40进行定电流放电。
在本实施例中，定电流模块31对电容器电路40进行定电流充电时，电容器电路40上的电压值Vc(t)为：
Figure BDA0002372641830000071
其中，C为电容器电路40的电容值，t1为充电时间，i(t)为定电流模块31的充电电流，为预先设定的固定值，由于采用定电流充电，电容器电路40上的电压值Vc(t)＝(i/C)t，其中，i为充电电流，t为充电时间；当控制信号的电压位准由高电平变为低电平时，此时电容器电路40上的电压为Vc＝(i/C)t1，定电流模块31开始对电容器电路40进行放电，电容器电路40上的电压值Vc(t)为：
Figure BDA0002372641830000072
其中，t2为放电时间，若时间t0到t1之间的时间小于时间t1到t2之间的时间，则经历时间t2之后电容器上的电压值从数学运算上是负值，实际情况下是趋近于0V，t0可以为0。在具体应用中，缓存器的触发点会设置在时间t2，例如，参见图4，Vc为电容器电路40上的电压信号，Din为输入的控制信号，电容器电路40上的电压Vc随输入信号的变化而变化，电压位准侦测电路50基于电容器电路40上的电压Vc输出对应的判读信号，电容器电路40上的电压Vc不为0，则判读信号的逻辑值为1，电容器电路40上的电压Vc为0，则判读信号的逻辑值为0，参见图4，缓存器读取的前两个输入信号的逻辑值为“1”，后两个输入信号的逻辑值为“0”，第一缓存器内的存入的数据即为电压位准侦测电路50所侦测到的电容器电路40上电压从t0到t1和从t1到t2间的长短关系，进而确定输入信号的逻辑值。
在一个实施例中，参见图5所示，本实施例中的定电流模块31包括第一定电流单元311和第二定电流单元312，其中，第一定电流单元311，设于所述充放电电路30与所述供电电源10之间，用于根据所述开关模块32的开关状态对所述电容器电路40进行充电处理；第二定电流单元312，设于所述充放电电路30与地之间，用于根据所述开关模块32的开关状态对所述电容器电路40进行放电处理。
在本实施例中，第一定电流单元311用于在供电电源10与电容器电路40之间导通时对电容器电路40进行定电流充电，第二定电流单元312用于在电容器电路40与地之间导通时对电容器电路40进行定电流放电。
在一个实施例中，所述开关模块32为反相器电路，所述反相器电路的输入端与所述控制信号源20连接，所述反相器电路的输出端与所述电容器电路40连接，所述反相器的供电电源与所述第一定电流单元311连接，所述反相器电路的接地端与所述第二定电流单元312连接。
在本实施例中，开关模块32采用反相器电路实现，例如，该反相器电路可以为CMOS反相器，在控制信号为高电平时，供电电源10与电容器电路40之间导通，在控制信号为低电平时，电容器电路40与地之间导通。
在一个实施例中，参见图6所示，本实施例中的反相器电路包括P型MOS管M1和N型MOS管M2，其中，P型MOS管M1的源极与第一定电流单元311连接，P型MOS管M1的栅极与N型MOS管M2的栅极共接于控制信号源20，N型MOS管M2的源极与第二定电流单元312连接，P型MOS管M1的漏极与N型MOS管M2的漏极共接于电容器电路40。
在一个实施例中，参见图5所示，所述电容器电路40包括第一电容器单元41和第二电容器单元42，其中，第一电容器单元41设于所述供电电源10与所述充放电电路30之间，第二电容器单元42设于所述充放电电路30与地之间。
在一个实施例中，通过设置第一电容器单元41和第二电容器单元42，可以通过调整两个电容器单元的比值或者大小对信号的延迟时间进行调整，避免缓存器读取数据错误。
在一个实施例中，所述第一电容器单元41和所述第二电容器单元42为电容器或者晶体管。
在一个实施例中，参见图6所示，所述第一电容器单元41包括P型MOS管M3，所述P型MOS管M3的漏极与所述P型MOS管M3的源极共接于所述供电电源10，所述P型MOS管M3的栅极与所述充放电电路30连接。
在本实施例中，所述P型MOS管M3的漏极与所述P型MOS管M3的源极共接于所述供电电源10，利用P型MOS管M3内的寄生电容作为电容。
在一个实施例中，参见图6所示，所述第二电容器单元42为N型MOS管M4，所述N型MOS管M4的漏极与所述N型MOS管M4的源极共接于地，所述N型MOS管M4的栅极与所述充放电电路30连接。
在本实施例中，所述N型MOS管M4的漏极与N型MOS管M4的源极共接于所述供电电源10，利用N型MOS管M4内的寄生电容作为电容。
在一个实施例中，电压位准侦测电路50与所述电容器电路40连接，用于接收所述充放电信号，并对所述充放电信号的电压进行侦测，根据侦测结果生成判读信号。具体的，在本实施例中，电压位准侦测电路50将充放电信号与预设的阈值电压信号进行对比，若充放电信号的电压小于阈值电压信号的电压，则电压位准侦测电路50输出的判读信号为低电平信号，其逻辑值为“0”，若充放电信号的电压大于阈值电压信号的电压，则电压位准侦测电路50输出的判读信号为高电平信号，其逻辑值为“1”。
在一个实施例中，参见图6所示，所述电压位准侦测电路50包括第一非门N1和第二非门N2，其中，第一非门N1与所述电容器电路40连接，用于接收所述充放电信号，并将所述充放电信号与预设阈值信号进行对比，并根据对比结果输出对应的逻辑信号；第二非门N2与所述第一非门N1连接，用于接收所述逻辑信号，并对所述逻辑信号进行反相处理，以生成所述判读信号。
在本实施例中，第一非门N1可以用于将充放电信号与预设阈值信号进行比对，例如，将充放电信号Vc与第一非门N1的转态电压进行对比，若充放电信号Vc比第一非门N1的转态电压低，则电压位准侦测电路50输出的判读信号的逻辑值为“0”，若充放电信号Vc比第一非门N1的转态电压高，则电压位准侦测电路50输出的判读信号的逻辑值为“1”。
在本实施例中，仅仅通过两个非门即可实现电压位准的侦测，缩减了信号判读电路所需的版图面积，大大节约了成本。
本申请实施例还提供了一种集成电路级联信号的单线传输电路，包括：控制信号源；供电电源；多个依序连接的缓存器；以及如上述任一项实施例所述的信号判读电路，所述信号判读电路分别与所述控制信号源、所述供电电源以及第一个缓存器连接。
在一个实施例中，本实施例提供了一种单线传输电路的示意图，参见图7所示，在侦测数据信号时，将控制信号源提供的输入信号Din先经过时间延迟模块，时间延迟模块包括如上述任一项实施例所述的信号判读电路，在本实施例中，未经过信号判读电路的输入信号时间作为缓存器的时钟信号，参见图4所示，此时，第一个缓存器内获取的数据信号为输入信号Din的第一个上升沿时信号判读电路输出的判读信号的电压位准，缓存器利用原始的输入信号作为暂存的时钟信号即可以将正确数据送往下一个缓存器。
在本实施例中，延迟时间对缓存器读取的逻辑信号“0”或者“1”的影响较小，当控制器的数据协议变更时，数据传输速度存在加快或者减慢的变化，由于电压位准侦测电路中的预设阈值信号的电压较小，信号判读电路中的电容器的充放电时间对判读信号的逻辑值影响较小，因此，即使控制器的数据传输速度发生变化，缓存器读取的数据的逻辑值也不会受到影响。
本申请提供了信号判读电路一种信号判读电路及集成电路级联信号的单线传输电路，通过充放电电路接收控制信号源提供的控制信号，并根据所述控制信号对电容器电路进行充放电处理，以生成充放电信号，然后采用电压位准侦测电路对所述充放电信号的电压进行侦测，并根据侦测结果生成判读信号，提升了信号判读电路的兼容性，避免了控制器数据协议变动时缓存器读取数据错误的问题。
以上仅为本申请的可选实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种信号判读电路，与供电电源和控制信号源连接，其特征在于，所述信号判读电路包括：
电容器电路，与所述供电电源连接；
充放电电路，分别与所述供电电源、所述控制信号源和所述电容器电路连接，用于接收所述控制信号源提供的控制信号，并根据所述控制信号对所述电容器电路进行充放电处理，以生成充放电信号；以及
电压位准侦测电路，与所述电容器电路连接，用于接收所述充放电信号，并对所述充放电信号的电压进行侦测，根据侦测结果生成判读信号。
2.如权利要求1所述的信号判读电路，其特征在于，所述充放电电路包括：
定电流模块，与所述供电电源连接，用于提供两个定电流信号；
开关模块，分别与所述控制信号源、所述定电流模块以及所述电容器电路连接，用于接收所述控制信号源提供的控制信号，并根据所述控制信号和所述定电流信号对所述电容器电路进行定电流充电或者定电流放电，以生成充放电信号。
3.如权利要求2所述的信号判读电路，其特征在于，所述定电流模块包括：
第一定电流单元，设于所述充放电电路与所述供电电源之间，用于根据所述开关模块的开关状态对所述电容器电路进行充电处理；
第二定电流单元，设于所述充放电电路与地之间，用于根据所述开关模块的开关状态对所述电容器电路进行放电处理。
4.如权利要求3所述的信号判读电路，其特征在于，所述开关模块为反相器电路，所述反相器电路的输入端与所述控制信号源连接，所述反相器电路的输出端与所述电容器电路连接，所述反相器的供电电源与所述第一定电流单元连接，所述反相器电路的接地端与所述第二定电流单元连接。
5.如权利要求1所述的信号判读电路，其特征在于，所述电容器电路包括：
第一电容器单元，设于所述供电电源与所述充放电电路之间；
第二电容器单元，设于所述充放电电路与地之间。
6.如权利要求5所述的信号判读电路，其特征在于，所述第一电容器单元和所述第二电容器单元为电容器或者晶体管。
7.如权利要求5所述的信号判读电路，其特征在于，所述第一电容器单元为P型MOS管，所述P型MOS管的漏极与所述P型MOS管的源极共接于所述供电电源，所述P型MOS管的栅极与所述充放电电路连接。
8.如权利要求5所述的信号判读电路，其特征在于，所述第二电容器单元为N型MOS管，所述N型MOS管的漏极与所述N型MOS管的源极共接于地，所述N型MOS管的栅极与所述充放电电路连接。
9.如权利要求1所述的信号判读电路，其特征在于，所述电压位准侦测电路包括：
第一非门，与所述电容器电路连接，用于接收所述充放电信号，并对所述充放电信号与预设阈值信号进行对比，以根据对比结果输出对应的逻辑信号；
第二非门，与所述第一非门连接，用于接收所述逻辑信号，并对所述逻辑信号进行反相处理，以生成所述判读信号。
10.一种集成电路级联信号的单线传输电路，其特征在于，包括：
控制信号源；
供电电源；
多个依序连接的缓存器；以及
如权利要求1-9任一项所述的信号判读电路，所述信号判读电路分别与所述控制信号源、所述供电电源以及第一个缓存器连接。
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