CN111079354B - 一种芯片集成方法与装置、芯片集成设备及可读存储介质 - Google Patents
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Abstract
本发明公开一种芯片集成方法与装置、芯片集成设备及可读存储介质，包括：通过交互界面提供多个芯片配置选项；根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；根据所述目标配置选项的配置参数生成集成电路。通过本发明的实施例，通过交互界面的方式提供用户多个芯片配置集成选项，用户根据自己的需求进行选择配置操作，从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并根据该目标配置选项的配置参数生成集成电路，从而无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，可以大大提升了芯片研发效率，降低了研发成本。
Description
技术领域
本发明涉及芯片领域，特别涉及一种芯片集成方法与装置、芯片集成设备及可读存储介质。
背景技术
目前，由于芯片规模越来越大，研发成本越来越高。如何降低研发成本是每一个芯片研发企业非常关注的方向。目前企业主要关注在IP(Intellectual Property，半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”)化，围绕公司业务进行IP化设计，在后续项目中可以进行IP复用，减少开发时间，降低开发成本。但是，IP化之后，如果进一步降低芯片研发成本成为公司需要进一步关注的方向。
相关芯片集成技术中，通过IP接口标准化，提高应用灵活性。例如，人工选择已标准化的IP模块，手动将各IP模块的连接关系做好，再通过相关软件进行生成代码操作，得到相关信息。这种操作方式，需要手动选择相关IP模块，并且只能手动对各IP接口进行连接，智能化程度较低，集成过程非常耗时，花费时间有时会需要一天或者几天的时间。
基于上述情况，需要提出一种新的芯片集成方案，以快速和智能化地进行芯片集成。
发明内容
有鉴于此，本发明实施例提供一种芯片集成方法与装置、芯片集成设备及可读存储介质，可以无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，大大提升了芯片研发效率，降低了研发成本。
本发明解决上述技术问题所采用的技术方案如下：
根据本发明实施例的一个方面，提供的一种芯片集成方法，所述方法包括：
通过交互界面提供多个芯片配置选项；
根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；
根据所述目标配置选项的配置参数生成集成电路。
在一个可能的设计中，所述方法还包括：
根据所述目标配置选项的配置参数，确定所述集成电路的性能参数和/或面积参数。
在一个可能的设计中，所述芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项。
在一个可能的设计中，所述总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项。
在一个可能的设计中，所述总线矩阵选项还包括总线转换接口选项和总线桥选项。
在一个可能的设计中，所述根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数，包括：
根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项包括所述CPU核类型选项、所述时钟选项、所述复位单元选项和所述总线矩阵选项；
根据所述CPU核类型选项和所述时钟选项，确定待生成的集成电路的CPU核类型参数、时钟域参数及时钟频率参数；
根据所述时钟域参数和所述时钟频率参数，确定待生成的集成电路的复位单元参数；
根据所述总线矩阵选项，确定待生成的集成电路的总线类型参数、总线数量参数、总线位宽参数、总线地址参数、总线主从关系参数中的至少一种总线配置参数。
在一个可能的设计中，所述根据所述目标配置选项的配置参数生成集成电路，包括：
对所述目标配置选项的配置参数进行预设的设计规则检查；
若所述设计规则检查通过，则根据所述目标配置选项的配置参数生成集成电路。
根据本发明实施例的一个方面，提供的一种芯片集成装置，所述装置包括：配置模块、选取模块、生成模块，其中：
所述配置模块，通过交互界面提供多个芯片配置选项；
所述选取模块，用于根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；
所述生成模块，用于根据所述目标配置选项的配置参数生成集成电路。
根据本发明实施例的一个方面，提供的一种芯片集成设备，其特征在于，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现本发明实施例所述的一种芯片集成方法的步骤。
根据本发明实施例的一个方面，提供的一种可读存储介质，其特征在于，所述存储介质上存储有芯片集成方法的程序，所述芯片集成方法的程序被处理器执行时实现本发明实施例所述的一种芯片集成方法步骤。
与相关技术相比，本发明实施例提供一种芯片集成方法与装置、芯片集成设备及可读存储介质，包括：通过交互界面提供多个芯片配置选项；根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；根据所述目标配置选项的配置参数生成集成电路。通过本发明的实施例，通过交互界面的方式提供用户多个芯片配置集成选项，用户根据自己的需求进行选择配置操作，从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并根据该目标配置选项的配置参数生成集成电路，从而无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，可以大大提升了芯片研发效率，降低了研发成本，并且可以应用在各种芯片规格集成中，特别是应对系列化芯片集成设计时，可以快速和智能化地进行芯片集成，效果更加明显。
附图说明
图1为本发明实施例提供的一种芯片集成方法与装置、芯片集成设备的流程示意图；
图2为本发明实施例提供的一种芯片集成方法与装置、芯片集成设备的流程示意图；
图3为本发明实施例提供的一种总线矩阵内部总线架构的示意图；
图4为本发明实施例提供的一种确定该目标配置选项的配置参数的流程示意图；
图5为本发明实施例提供的一种根据该目标配置选项的配置参数生成集成电路的流程示意图；
图6为本发明实施例提供的一种芯片集成装置的结构示意图；
图7为本发明实施例提供的一种芯片集成设备的结构示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅以解释本发明，并不用于限定本发明。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身没有特定的意义。因此，“模块”、“部件”或“单元”可以混合地使用。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在一个实施例中，如图1所示，本发明提供一种芯片集成方法，该芯片集成方法包括：
S1，通过交互界面提供多个芯片配置选项。
可选地，该芯片配置选项包括CPU核(CPU Core)类型选项、时钟(Clock)选项、复位单元(Reset)选项、总线矩阵(BUS Martrix)选项、外设接口选项(Peripheral)、引脚配置选项、存储配置选项等至少一种。每种配置选项还可包括一种或多种子选项。
S2，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数。
具体的，根据用户在交互界面的选择操作，确定用户选择的模板配置选项，并进一步确定目标配置选项的配置参数。该配置参数可以是选项下的子选项，或子选项对应的参数。
可选地，该选择操作的形式可以是点击选择、触控选择、语音选择、手势选择或其他操作方式，本身对此不作限定。
S3，根据该目标配置选项的配置参数生成集成电路。
本步骤中，根据目标配置选项的配置参数及预设的配置选项集成逻辑，可生成集成电路布图、集成电路架构图、集成电路原理图等至少一种。
在本实施例中，通过交互界面的方式提供用户多个芯片配置集成选项，用户根据自己的需求在交互界面进行选择配置操作，该芯片集成方法根据用户的选择操作从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并根据该目标配置选项的配置参数生成集成电路，从而无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，可以大大提升芯片研发效率，降低研发成本，并且可以应用在各种芯片规格集成中，特别是应对系列化芯片集成设计时，可以快速和智能化地进行芯片集成，效果更加明显。
在一个实施例中，如图2所示，该芯片集成方法还包括：
S4，根据所述目标配置选项的配置参数，确定所述集成电路的性能参数和/或面积参数。
在本实施例中，用户根据自己的需求在交互界面上进行选择操作，该芯片集成方法根据用户的选择操作从该多个芯片配置选项中确定目标配置选项，确定目标配置选项的配置参数，并根据该目标配置选项的配置参数。根据各目标配置选项的配置参数，系统自动确定给出集成电路的面积参数以及速率、功耗等性能评估数据，智能化程度较高，降低芯片集成的时间，可以大大提升芯片研发效率，降低研发成本。
在一个实施例中，该芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项、引脚配置选项、存储配置选项。
可选地，该CPU核类型选项包括ARM、英特尔、ADM等至少一种核类型，每种核类型还可包括一种或多种子类型选项，例如ARM的核类型可包括M系列各型号、A系列各型号等子类型选项。
该时钟选项包括时钟域选项、时钟频率选项，其配置参数决定了芯片的时钟域划分以及各时钟主频关系。
该复位单元选项包括复位域选项、复位同步关系选项，其配置参数决定了芯片的复位域以及各复位的同步关系。
该总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项。这些总线矩阵选项的配置参数决定了芯片的总线类型、总线数量、总线位宽、总线地址划分、总线主从关系。可选地，该总线矩阵选项还包括总线转换接口选项和总线桥选项，其配置参数决定了总线桥和总线转换接口的类型。
如图3所示，显示了一种总线矩阵内部总线架构的示意图。在图3中，以上述总线架构支持4种总线类型，3种总线桥以及2种总线转换接口为例，详细说明如下：
可选地，总线类型可包括至少一种标准总线，例如AXI(Advanced eXtensibleInterface，高级扩展接口)总线、AHB(Advanced High performance Bus，高级高性能总线)总线、APB(Advanced Peripheral Bus，外围总线)总线；或者包括至少一种非标准总线，例如SPI(Serial Peripheral Interface，串行外设接口)总线、I2C(Inter－IntegratedCircuit)总线、CAN(Controller Area Network，控制器局域网络)总线、UART(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)总线；或者包括至少一种标准总线与至少一种非标准总线的组合。
可选地，总线桥可包括以下至少一种：
AHB_bridge，即AXI to AHB总线桥接器，用于桥接AXI总线与AHB总线；
APB_bridge，即AHB to APB总线桥接器，用于桥接AHB总线与APB总线；
Other_bridge，即APB to other总线桥接器，用于桥接APB总线与其它总线。
可选地，总线转换接口可包括以下至少一种：
APB to RAM接口，即APB总线到RAM总线的转换接口，该接口导通时用于连接APB总线和RAM总线，实现这两种总线之间的数据交互；
APB to FIFO接口，即APB总线到FIFO总线的转换接口，该接口导通时用于连接APB总线和FIFO总线，实现这两种总线之间的数据交互。
上述总线的结构非常灵活，其可以实现任意总线的转化，其包括以下至少一种：
AXI to AXI，即AXI总线到AXI总线的转换接口，该接口导通时用于连接AXI总线和AXI总线，例如连接第一AXI总线和第二AXI总线，以实现至少两个AXI总线之间的数据交互；
AXI to AHB，即AXI总线到AHB总线的转换接口，该接口导通时用于连接AXI总线和AHB总线；
AHB to AHB，即AHB总线到AHB总线的转换接口，该接口导通时用于连接AHB总线和AHB总线，例如连接第一AHB总线和第二AHB总线，以实现至少两个AHB总线之间的数据交互；
AHB to APB，即AHB总线到APB总线的转换接口，该接口导通时用于连接AHB总线和APB总线；
APB to APB，即APB总线到APB总线的转换接口，该接口导通时用于连接APB总线和APB总线，例如连接第一APB总线和第二APB总线，以实现至少两个APB总线之间的数据交互；
APB to other，即APB总线到其它总线的转换接口，该接口导通时用于连接APB总线和其它总线，以实现不同总线之间的数据交互。
该外设接口选项包括并口接口、串口接口、IDE(Integrated Drive Electronics，电子集成驱动器)接口、SCSI(Small Computer System Interface，小型计算机系统接口)接口、USB(Universal Serial Bus，通用串行总线)接口等至少一种接口型，其配置参数决定了芯片的外设类型、外设地址及外设接口；具体外设的应用根据事情情况进行选择；外设可以是总线协议接口，也可以是硬件算法及方案加速器，也可以是其他的硬件单元。
在图3中，总线架构支持4种总线类型，3种总线桥以及2种总线转换接口。在该总线架构中，支持同一种总线或不同总线间主从关系的配置，例如，AXI总线包括AXI_M总线和AXI_S总线，其中，AXI_M总线指的是AXI主机总线，AXI_S总线指的是AXI从机总线。与此类似，APB总线包括APB_M总线和APB_S总线，其中，APB_M总线指的是APB主机总线，APB_S总线指的是APB从机总线。AHB总线包括AHB_M总线和AHB_S总线，其中，AHB_M总线指的是AHB主机总线，AHB_S总线指的是AHB从机总线。
其中，任一主机总线和任一从机总线交叉处的交点用于表示用于连接该主机总线和该从机总线的总线转换接口。用户可根据需要选通一个或多个总线转换接口，实现对主机总线和从机总线的配置，既确定了总线类型，同时确定了总线的主从关系，方便快捷。
其中，当主机总线和从机总线为同种类型的总线时，两者之间可直接连接，如图3中的总线转换接口a处不需要总线桥来实现连接。当主机总线和从机总线为不同类型的总线时，两者之间需要通过总线桥来桥接。如图3中的总线转换接口b用于连接AXI从机总线和AHB主机总线，两者为不同类型的总线，需要AHB_bridge实现桥接；总线转换接口c用于连接从机主线和APB主机总线AHB，两者为不同类型的总线，需要APB_bridge实现桥接。
本实施例中，可根据用户选择导通的总线转换接口及接口数量，快速确定主机总线和从机总线的类型及数量，并根据主机总线和从机总线的类型、数量以及CPU核、时钟、复位单元等其他配置参数，确定待生成的集成电路的电路结构。
在本实施例中，将芯片研发用到的预先设计好的电路功能模块纳入到集成工具中，通过交互界面的方式提供用户芯片集成选项，该芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项。该总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项、总线转换接口选项、总线桥选项。从而使得总线架构灵活、直观、方便、快捷、有效，可以满足很多芯片的架构设计。用户根据自己的需求进行选择配置操作，从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并根据该目标配置选项的配置参数生成集成电路，从而无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，可以大大提升了芯片研发效率，降低了研发成本，并且可以应用在各种芯片规格集成中，特别是应对系列化芯片集成设计时，可以快速和智能化地进行芯片集成，效果更加明显。
在一个实施例中，如图4所示，在该步骤S2中，该根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数，包括：
S21，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项包括CPU核类型选项、时钟选项、复位单元选项和总线矩阵选项；
S22，根据该CPU核类型选项和该时钟选项，确定待生成的集成电路的CPU核类型参数、时钟域参数及时钟频率参数；
S23，根据该时钟域参数和该时钟频率参数，确定待生成的集成电路的复位单元参数；
S24，根据该总线矩阵选项，确定待生成的集成电路的总线类型参数、总线数量参数、总线位宽参数、总线地址参数、总线主从关系参数中的至少一种总线配置参数。
在本实施例中，将所有的芯片研发用到的预先设计好的电路功能模块纳入到集成工具中，通过交互界面的方式提供用户芯片集成选项，该芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项。该总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项、总线转换接口选项、总线桥选项。从而使得总线架构灵活、直观、方便、快捷、有效，可以满足很多芯片的架构设计。用户根据自己的需求进行选择配置操作，从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并根据该目标配置选项的配置参数生成集成电路，从而无需手动对选取的芯片配置进行连接，智能化程度较高，降低芯片集成的时间，可以大大提升了芯片研发效率，降低了研发成本，并且可以应用在各种芯片规格集成中，特别是应对系列化芯片集成设计时，可以快速和智能化地进行芯片集成，效果更加明显。
在一个实施例中，如图5所示，在该步骤S3中，根据该目标配置选项的配置参数生成集成电路，包括：
S31，对该目标配置选项的配置参数进行预设的DRC(Design Rule Check，设计规则检查)；
S32，若该设计规则检查通过，则根据该目标配置选项的配置参数生成集成电路。
在本实施例中，提供了预设的设计规则检查，用户根据自己的需求，通过交互界面从该多个芯片配置选项中确定目标配置选项，确定该目标配置选项的配置参数，并对该目标配置选项的配置参数进行预设的设计规则检查，若该设计规则检查通过，则根据该目标配置选项的配置参数生成集成电路，智能化程度较高，可以缩短芯片集成的时间、提升芯片研发效率、降低研发成本，并且可以应用在各种芯片规格集成中，特别是应对系列化芯片集成设计时，可以快速和智能化地进行芯片集成，效果更加明显。而在生成芯片集成电路之前，对目标配置选项的配置参数进行预设的设计规则检查，可提高集成电路生成的成功率。此外，提供的预设的设计规则检查，也可以针对单个模块开发进行设计规则评估，比如只选定一个模块，执行规则检查和代码综合，可以快速进行代码设计规则评估。
在一个实施例中，如图6所示，本发明提供一种芯片集成装置，应用于如上任一实施例所述的一种芯片集成方法，该芯片集成装置包括：配置模块10、选取模块20、生成模块30，其中：
所述配置模块10，通过交互界面提供多个芯片配置选项；
所述选取模块20，用于根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；
所述生成模块30，用于根据所述目标配置选项的配置参数生成集成电路。
需要说明的是，上述装置实施例与方法实施例属于同一构思，其具体实现过程详见方法实施例，且方法实施例中的技术特征在装置实施例中均对应适用，这里不再赘述。
此外，本发明实施例还提供一种芯片集成设备，如图7所示，包括：存储器、处理器及存储在所述存储器中并可在所述处理器上运行的一个或者多个计算机程序，所述一个或者多个计算机程序被所述处理器执行时以实现本发明实施例提供的一种芯片集成方法的以下步骤：
S1，通过交互界面提供多个芯片配置选项；
S2，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数；
S3，根据该目标配置选项的配置参数生成集成电路。
优选地，该芯片集成方法还包括：
S4，根据所述目标配置选项的配置参数，确定所述集成电路的性能参数和/或面积参数。
优选地，该芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项。
优选地，该总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项。
优选地，该总线矩阵选项还包括总线转换接口选项和总线桥选项。
优选地，在该步骤S2中，该根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数，包括：
S21，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项包括CPU核类型选项、时钟选项、复位单元选项和总线矩阵选项；
S22，根据该CPU核类型选项和该时钟选项，确定待生成的集成电路的CPU核类型参数、时钟域参数及时钟频率参数；
S23，根据该时钟域参数和该时钟频率参数，确定待生成的集成电路的复位单元参数；
S24，根据该总线矩阵选项，确定待生成的集成电路的总线类型参数、总线数量参数、总线位宽参数、总线地址参数、总线主从关系参数中的至少一种总线配置参数。
优选地，在该步骤S3中，根据该目标配置选项的配置参数生成集成电路，包括：
S31，对该目标配置选项的配置参数进行预设的设计规则检查；
S32，若该设计规则检查通过，则根据该目标配置选项的配置参数生成集成电路。
上述本发明实施例揭示的方法可以应用于所述处理器901中，或者由所述处理器901实现。所述处理器901可能是一种集成电路芯片，具有信号处理能力。在实现过程中，上述方法的各步骤可以通过所述处理器901中的硬件的集成逻辑电路或软件形式的指令完成。所述处理器901可以是通用处理器、DSP、或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。所述处理器901可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本发明实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器902，所述处理器901读取存储器902中的信息，结合其硬件完成前述方法的步骤。
可以理解，本发明实施例的存储器902可以是易失性存储器或者非易失性存储器，也可以包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read-Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Read-Only Memory)、电可擦除只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，Ferromagnetic Random Access Memory)、闪存(Flash Memory)或其他存储器技术、光盘只读存储器(CD-ROM，Compact Disk Read-Only Memory)、数字多功能盘(DVD，Digital VideoDisk)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置；易失性存储器可以是随机存取存储器(RAM，Random Access Memory)，通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器(DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random Access Memory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random Access Memory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本发明实施例描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
需要说明的是，上述芯片集成设备实施例与方法实施例属于同一构思，其具体实现过程详见方法实施例，且方法实施例中的技术特征在芯片集成设备实施例中均对应适用，这里不再赘述。
另外，本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有芯片集成方法程序，所述芯片集成方法程序被处理器执行时以实现本发明实施例提供的一种芯片集成方法的以下步骤：
S1，通过交互界面提供多个芯片配置选项；
S2，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数；
S3，根据该目标配置选项的配置参数生成集成电路。
优选地，该芯片集成方法还包括：
S4，根据所述目标配置选项的配置参数，确定所述集成电路的性能参数和/或面积参数。
优选地，该芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项。
优选地，该总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项。
优选地，该总线矩阵选项还包括总线转换接口选项和总线桥选项。
优选地，在该步骤S2中，该根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项，并确定该目标配置选项的配置参数，包括：
S21，根据用户的选择操作，从该多个芯片配置选项中确定目标配置选项包括CPU核类型选项、时钟选项、复位单元选项和总线矩阵选项；
S22，根据该CPU核类型选项和该时钟选项，确定待生成的集成电路的CPU核类型参数、时钟域参数及时钟频率参数；
S23，根据该时钟域参数和该时钟频率参数，确定待生成的集成电路的复位单元参数；
S24，根据该总线矩阵选项，确定待生成的集成电路的总线类型参数、总线数量参数、总线位宽参数、总线地址参数、总线主从关系参数中的至少一种总线配置参数。
优选地，在该步骤S3中，根据该目标配置选项的配置参数生成集成电路，包括：
S31，对该目标配置选项的配置参数进行预设的设计规则检查；
S32，若该设计规则检查通过，则根据该目标配置选项的配置参数生成集成电路。
需要说明的是，上述计算机可读存储介质上的一种芯片集成方法程序实施例与方法实施例属于同一构思，其具体实现过程详见方法实施例，且方法实施例中的技术特征在上述计算机可读存储介质的实施例中均对应适用，这里不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
Claims (5)
1.一种芯片集成方法，其特征在于，所述方法包括：
通过交互界面提供多个芯片配置选项，所述芯片配置选项包括以下至少一种：CPU核类型选项、时钟选项、复位单元选项、总线矩阵选项、外设接口选项；所述总线矩阵选项包括以下至少一种：总线类型选项、总线数量选项、总线位宽选项、总线地址选项、总线主从关系选项；
根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；包括：根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项包括所述CPU核类型选项、所述时钟选项、所述复位单元选项和所述总线矩阵选项；根据所述CPU核类型选项和所述时钟选项，确定待生成的集成电路的CPU核类型参数、时钟域参数及时钟频率参数；根据所述时钟域参数和所述时钟频率参数，确定待生成的集成电路的复位单元参数；根据所述总线矩阵选项，确定待生成的集成电路的总线类型参数、总线数量参数、总线位宽参数、总线地址参数、总线主从关系参数中的至少一种总线配置参数；
根据所述目标配置选项的配置参数生成集成电路，包括：对所述目标配置选项的配置参数进行预设的设计规则检查；若所述设计规则检查通过，则根据所述目标配置选项的配置参数生成集成电路；
根据所述目标配置选项的配置参数，确定所述集成电路的性能参数和/或面积参数。
2.根据权利要求1所述的方法，其特征在于，所述总线矩阵选项还包括总线转换接口选项和总线桥选项。
3.一种芯片集成装置，应用于如权利要求1至2中任一项所述的一种芯片集成方法，其特征在于，所述装置包括：配置模块、选取模块、生成模块，其中：
所述配置模块，通过交互界面提供多个芯片配置选项；
所述选取模块，用于根据用户的选择操作，从所述多个芯片配置选项中确定目标配置选项，并确定所述目标配置选项的配置参数；
所述生成模块，用于根据所述目标配置选项的配置参数生成集成电路，以及根据所述目标配置选项的配置参数确定所述集成电路的性能参数和/或面积参数。
4.一种芯片集成设备，其特征在于，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1至2中任一项所述的一种芯片集成方法的步骤。
5.一种可读存储介质，其特征在于，所述存储介质上存储有芯片集成方法的程序，所述芯片集成方法的程序被处理器执行时实现如权利要求1至2中任一项所述的一种芯片集成方法步骤。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1407466A (zh) * | 2001-08-21 | 2003-04-02 | 阿尔卡塔尔公司 | 配置工具 |
| CN106843948A (zh) * | 2017-01-11 | 2017-06-13 | 上海鲲云信息科技有限公司 | 片上生成硬件配置信息的芯片架构及其执行方法 |
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Family Cites Families (3)
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|---|---|---|---|---|
| JP2009294744A (ja) * | 2008-06-03 | 2009-12-17 | Nec Electronics Corp | バスインターフェース設計装置、バスインターフェース設計方法、及びプログラム |
| US8601288B2 (en) * | 2010-08-31 | 2013-12-03 | Sonics, Inc. | Intelligent power controller |
| US9405700B2 (en) * | 2010-11-04 | 2016-08-02 | Sonics, Inc. | Methods and apparatus for virtualization in an integrated circuit |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1407466A (zh) * | 2001-08-21 | 2003-04-02 | 阿尔卡塔尔公司 | 配置工具 |
| CN106843948A (zh) * | 2017-01-11 | 2017-06-13 | 上海鲲云信息科技有限公司 | 片上生成硬件配置信息的芯片架构及其执行方法 |
| CN109857451A (zh) * | 2019-02-13 | 2019-06-07 | 广东高云半导体科技股份有限公司 | Ip核文件生成方法、装置、设备及介质 |
Non-Patent Citations (2)
| Title |
|---|
| 牛伟 ; .LEON微处理器综述.中国集成电路.2010,(07),全文. * |
| 陈宏铭 ; 钟昌瑾 ; .基于AXI总线高效能DDR3控制器IP软核的硬件实现.中国集成电路.2015,(12),全文. * |
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