CN111063735A - 多级耦合栅隧穿场效应晶体管及制作方法 - Google Patents
多级耦合栅隧穿场效应晶体管及制作方法 Download PDFInfo
- Publication number
- CN111063735A CN111063735A CN201911217900.0A CN201911217900A CN111063735A CN 111063735 A CN111063735 A CN 111063735A CN 201911217900 A CN201911217900 A CN 201911217900A CN 111063735 A CN111063735 A CN 111063735A
- Authority
- CN
- China
- Prior art keywords
- polar plate
- region
- suspension
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 230000008878 coupling Effects 0.000 title claims abstract description 40
- 238000010168 coupling process Methods 0.000 title claims abstract description 40
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 40
- 230000005641 tunneling Effects 0.000 title claims abstract description 34
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 210000000746 body region Anatomy 0.000 claims abstract description 77
- 230000005669 field effect Effects 0.000 claims abstract description 32
- 238000002161 passivation Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 239000002184 metal Substances 0.000 claims description 67
- 239000000725 suspension Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 41
- 238000000151 deposition Methods 0.000 claims description 34
- 238000007667 floating Methods 0.000 claims description 28
- 239000003989 dielectric material Substances 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052593 corundum Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 7
- 229910052681 coesite Inorganic materials 0.000 claims description 6
- 229910052906 cristobalite Inorganic materials 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052682 stishovite Inorganic materials 0.000 claims description 6
- 229910052905 tridymite Inorganic materials 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium(III) oxide Inorganic materials O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 description 35
- 238000005516 engineering process Methods 0.000 description 23
- 238000005566 electron beam evaporation Methods 0.000 description 16
- 238000001704 evaporation Methods 0.000 description 15
- 230000008020 evaporation Effects 0.000 description 14
- 238000002513 implantation Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 239000000376 reactant Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004134 energy conservation Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
多级耦合栅隧穿场效应晶体管及制作方法。本发明公开了一种多级耦合栅隧穿场效应晶体管，主要解决现有隧穿场效应晶体管存在的双极关态漏电的问题，其底部为衬底(1)，衬底(1)的上部自左向右依次设有源区(3)、体区(2)、漏区(4)，漏区(4)的右上部设有漏极(5)，源区(3)的左上部设有源极(6)，体区(2)的上方设有栅介质层(7)，栅介质层(7)的上方设有间隔分布的多级耦合栅(8)，源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)、多级耦合栅(8)的外围设有钝化层(9)，本发明减小了器件双极关态漏电问题，提升器件开关速度，降低器件功耗，提升了器件的可靠性，可用于低功耗电子系统。
Description
技术领域
本发明属于微电子技术领域，特别涉及一种隧穿场效应晶体管，可用于低功耗电路系统。
技术背景
半导体技术的快速发展，推动集成电路芯片的集成度以每2～3年翻一番的速度不断提升，带来了芯片性能的巨大飞跃。然而，随着器件尺寸进一步减小，传统MOSFET器件静态功耗和开关功耗问题日益显著，已不能充分满足未来低功耗应用和节能环保的要求。作为一种有望替代传统MOSFET器件的新型低功耗半导体器件，隧穿场效应晶体管TFETs基于量子带-带隧穿机制，可实现更为陡峭的亚阈值斜率，且具有开关速度快、抑制短沟道效应效果好的优点，有助于实现高性能、超低功耗集成电路芯片。这对实现节能减排、环境保护、可持续发展具有重要的现实意义。参见RF Performance and Avalanche BreakdownAnalysis of InN Tunnel FETs,IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.61,No.10,pp.3405-3410,2014。
图1为现有一种传统隧穿场效应晶体管，其包括：衬底、体区、源区、漏区、栅介质层，在栅介质层上部淀积有栅极、在漏区右上部淀积有漏极、在源区左上部淀积有源极，在源区、漏区、栅极、漏极、源极的外围淀积有钝化层，其中：体区位于衬底上部，采用InN或InGaN或Si或Ge或SiGe或其它半导体材料，通过本征掺杂或者N型掺杂形成，掺杂浓度为5×109～1×1017cm-3；源区位于体区左侧，通过P型掺杂形成，掺杂浓度为1×1018～1×1020cm-3；漏区位于体区右侧，通过N型掺杂形成，掺杂浓度为1×1017～1×1020cm-3；栅介质层位于体区上部，其宽度与体区宽度相同，可由SiO2或SiN或Al2O3或HfO2或TiO2或其它绝缘介质材料构成，其厚度为1～20nm；栅极的宽度与栅介质层相同；钝化层可以为SiO2或SiN或Al2O3或Sc2O3或HfO2或TiO2绝缘介质材料构成。这种器件在结构上存在固有缺陷，即器件在负压工作时栅极靠近漏极一侧边缘存在较强的电场峰值，会导致严重的双极关态漏电问题，最终导致器件性能退化，可靠性下降，功耗增加。
发明内容
本发明的目的在于针对上述已有技术的不足，提供一种多级耦合栅隧穿场效应晶体管及制作方法，以有效抑制器件双极关态漏电，提升器件开关速度，降低器件功耗，显著提高器件的可靠性。
为实现上述目的，本发明的技术方案是这样实现的：
一、器件结构
一种多级耦合栅隧穿场效应晶体管，包括：衬底1、体区2、源区3、漏区4、漏极5、源极6、栅介质层7、钝化层9；体区2位于栅介质层7下方；源区3位于体区2左侧，漏区4位于体区2右侧；源极6位于源区3左上部；漏极5位于漏区4右上部；衬底1位于体区2、源区3、漏区4的下方，其特征在于：
所述栅介质层7，其上方设有间隔分布的多级耦合栅8，该多级耦合栅8由自左向右设置的一个调制极板和n个大小相同的悬浮极板构成，n≥1；
所述钝化层9，其位于源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8的外围。
进一步，所述调制极板的宽度L5为2～100nm，厚度T3为10～60nm，其采用金属的功函数大于漏极5的功函数且小于源极6的功函数；
进一步，所述n个大小相同的悬浮极板，其最左侧的悬浮极板与调制极板之间的间距S为0.5～20nm，相邻两悬浮极板之间的间距按自左向右的方向依次递增，且相邻两悬浮极板之间的间距均大于S，最右侧的悬浮极板的右边界水平位置不超过栅介质层7的右边界位置；各悬浮极板处于相互独立的浮空状态，即不与任何电极或者金属接触，且各悬浮极板采用金属的功函数均小于或等于调制极板采用金属的功函数，相邻两悬浮极板的功函数按照左侧悬浮极板功函数不小于右侧悬浮极板功函数的方式设置；每个悬浮极板的宽度L6均为1～10nm，且各悬浮极板的厚度均与调制极板的厚度T3相同。
进一步，所述漏极5采用金属的功函数要低于淀积调制极板所采用金属的功函数；所述源极6，采用金属的功函数要高于淀积调制极板所采用金属的功函数。
进一步，所述钝化层9，采用SiO2或SiN或Al2O3或Sc2O3或HfO2或TiO2绝缘介质材料，其厚度大于多级耦合栅8的厚度，且完全填充调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域。
二、制作方法
本发明制作多级耦合栅隧穿场效应晶体管的方法，包括如下过程：
A.选取衬底；
B.在衬底1上外延同质半导体材料，采用掺杂浓度为5×109～1×1017cm-3的本征掺杂或者原位N型掺杂，形成厚度T1为5～50nm的体区2；
C.在体区2上第一次制作掩膜，利用该掩膜在体区2的左侧掺入浓度为1×1018～1×1020cm-3的P型杂质，形成源区3；
D.在体区2上第二次制作掩膜，利用该掩膜在体区2的右侧掺入浓度为1×1017～1×1020cm-3的N型杂质，形成漏区4；
E.在体区2、源区3、漏区4上第三次制作掩膜，利用该掩膜在漏区4右上部淀积金属，形成漏极5；
F.在体区2、源区3、漏区4、漏极5上第四次制作掩膜，利用该掩膜在源区3左上部淀积金属，形成源极6；
G.使用保形覆盖工艺在体区2、源区3、漏区4、漏极5、源极6上淀积一层厚度T2为0.5～40nm的绝缘介质材料；
H.在绝缘介质材料的上部第五次制作掩膜，利用该掩膜刻蚀去除左右两侧的绝缘介质材料，形成栅介质层7；
I.在源区3、漏区4、漏极5、源极6、栅介质层7上第六次制作掩膜，利用该掩膜在栅介质层7左上部淀积金属，形成厚度T3为10～60nm的调制极板，该调制极板采用金属的功函数大于漏极5采用金属的功函数，且小于源极6采用金属的功函数；
J.制作n个悬浮极板。
J1)在源区3、漏区4、漏极5、源极6、栅介质层7和调制极板上制作掩膜，利用该掩膜在调制极板右侧的栅介质层7上部淀积功函数小于或等于调制极板功函数的金属，形成第一个悬浮极板，该悬浮极板与调制极板之间的间距S为0.5～20nm；
J2)在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板及第一个悬浮极板上制作掩膜，利用该掩膜在第一个悬浮极板右侧的栅介质层7上部淀积功函数小于或等于第一个悬浮极板功函数的金属，形成第二个悬浮极板；
依次类推，直至形成第n个悬浮极板，n≥1，该n个悬浮极板大小相同，且各悬浮极板处于相互独立的浮空状态，即不与任何电极或者金属接触，各悬浮极板的厚度均与调制极板的厚度T3相同，相邻两悬浮极板之间的间距按自左向右的方向依次递增，且相邻两悬浮极板之间的间距均大于S，相邻两悬浮极板的功函数按照左侧悬浮极板功函数不小于右侧悬浮极板功函数的方式设置，最右侧的悬浮极板的右边界水平位置不超过栅介质层7的右边界位置；
上述制作的调制极板与n个悬浮极板共同构成多级耦合栅8；
K.在源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8的外围区域淀积厚度大于多级耦合栅厚度的钝化层9，且调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域被该钝化层完全填充，完成本器件制作。
本发明器件与传统隧穿场效应晶体管比较，具有以下优点：
本发明器件由于采用了多级耦合栅8结构，可有效调制负栅压时栅介质下方体区中电势分布，使其从源区至漏区方向缓变，从而可实现体区与漏区界面附近能带的缓变，有效抑制器件双极关态漏电，提升器件开关速度，降低器件功耗，显著提高器件的可靠性。
附图说明
图1是传统隧穿场效应晶体管的结构图；
图2是本发明多级耦合栅隧穿场效应晶体管的结构图；
图3是本发明制作多级耦合栅隧穿场效应晶体管的整体流程示意图；
图4是本发明中制作金属功函数不同的第1个悬浮极板至第n个悬浮极板的子流程示意图；
图5是传统隧穿场效应晶体管和本发明器件的转移特性仿真结果比较图。
具体实施方式
以下结合附图对本发明的实施例和效果作进一步详细描述。
参照图2，本实例给出的多级耦合栅隧穿场效应晶体管，其包括：衬底1、体区2、源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8和钝化层9，其中：
衬底1采用InN或InGaN或Si或Ge或SiGe或InN或其它半导体材料，该衬底的上部自左向右依次设有源区3、体区2、漏区4；
体区2采用厚度T1为5～50nm，宽度L1为10～300nm的InN或InGaN或Si或Ge或SiGe或InN或其它半导体材料，且其采用本征掺杂或者N型掺杂，掺杂浓度为5×109～1×1017cm-3；该体区2的上方设有栅介质层7，该栅介质层的上方设有多级耦合栅8；
源区3通过对体区2左侧部分采用P型掺杂形成，掺杂浓度为1×1018～1×1020cm-3，其宽度L2为20～100nm，厚度与体区2相同，该源区3的左上部设有宽度L4为10～50nm的源极6；
漏区4通过对体区2右侧部分采用N型掺杂形成，掺杂浓度为1×1017～1×1020cm-3，且厚度与体区2相同，宽度与源区3相同，该漏区4的右上部设有宽度L3为10～50nm的漏极5；
栅介质层7采用SiO2或SiN或Al2O3或HfO2或TiO2绝缘介质材料，其厚度T2为0.5～40nm；
多级耦合栅8由自左向右设置的调制极板和n个大小相同的悬浮极板构成，n≥1，其中调制极板的宽度L5为2～100nm，厚度T3为10～60nm，其采用金属的功函数大于漏极5的功函数且小于源极6的功函数；
n个悬浮极板的宽度L6均为1～10nm，且各悬浮极板的厚度均与调制极板的厚度相同，最左侧的悬浮极板与调制极板之间的间距S为0.5～20nm，相邻两悬浮极板之间的间距按自左向右的方向依次递增，且相邻两悬浮极板之间的间距均大于S，最右侧的悬浮极板的右边界水平位置不超过栅介质层7的右边界位置；各悬浮极板处于相互独立的浮空状态，即不与任何电极或者金属接触，各悬浮极板采用金属的功函数均小于或等于调制极板采用金属的功函数，相邻两悬浮极板的功函数按照左侧悬浮极板功函数不小于右侧悬浮极板功函数的方式设置；
钝化层9设置在源区3、漏区4、漏极5、源极6、栅介质层7和多级耦合栅8的外围，其采用厚度大于多级耦合栅8厚度的SiO2或SiN或Al2O3或Sc2O3或HfO2或TiO2绝缘介质材料，且完全填充调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域。
参照图3，本发明制作多级耦合栅隧穿场效应晶体管的方法，给出如下三种实施例。
实施例一：制作悬浮极板数目为1个、悬浮极板宽度为1nm的多级耦合栅隧穿场效应晶体管
步骤1.选择硅半导体材料作为衬底1，如图3a。
步骤2.在硅衬底1上制作体区2，如图3b。
在硅衬底1上使用分子束外延技术外延厚度为5nm、原位掺杂浓度为5×109cm-3的硅半导体材料，形成体区2，其中，外延采用的工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为150W，反应剂采用高纯度硅源。
步骤3.制作源区3，如图3c。
在体区2上第一次制作掩膜，利用该掩膜在体区2的左侧使用离子注入工艺掺入浓度为1×1018cm-3的P型杂质，形成宽度为20nm的源区3，其中，离子注入采用的工艺条件为：注入剂量为7×1013cm-2，注入能量为80keV。
步骤4.制作漏区4，如图3d。
在体区2、源区3上第二次制作掩膜，利用该掩膜在体区2的右侧使用离子注入工艺掺入浓度为1×1017cm-3的N型杂质，形成宽度为20nm的漏区4，其中离子注入采用的工艺条件为：注入剂量为4.2×1013cm-2，注入能量为45keV。
步骤5.制作漏极5，如图3e。
在体区2、源区3、漏区4上第三次制作掩膜，利用该掩膜在漏区4的右上部使用电子束蒸发技术淀积金属Al，形成宽度为10nm的漏极5，其中，淀积金属采用的工艺条件为：高纯度铝源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
步骤6.制作源极6，如图3f。
在体区2、源区3、漏区4、漏极5上第四次制作掩膜，利用该掩膜在源区3的左上部使用电子束蒸发技术淀积金属Pt，形成宽度为10nm的源极6，其中，淀积金属采用的工艺条件为：高纯度铂源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
步骤7.制作绝缘介质材料，如图3g。
在体区2、源区3、漏区4、漏极5、源极6上部使用等离子体增强化学气相淀积技术淀积一层厚度为0.5nm的SiN绝缘介质材料，其中，淀积绝缘介质材料的工艺条件是：气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度为300℃，射频功率为25W，压强为950mTorr。
步骤8.制作栅介质层7，如图3h。
在绝缘介质材料的上部第五次制作掩膜，利用该掩膜使用反应离子刻蚀技术刻蚀去除左右两侧的绝缘介质材料，形成宽度为10nm的栅介质层7，其中，刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mT，射频功率为100W。
步骤9.制作调制极板，如图3i。
在源区3、漏区4、漏极5、源极6、栅介质层7上第六次制作掩膜，利用该掩膜在栅介质层7左上部使用电子束蒸发技术淀积金属Ni，形成厚度为10nm、宽度为2nm的调制极板，其中，淀积金属采用的工艺条件为：高纯度镍源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
步骤10.制作1个悬浮极板，如图3j。
在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板上第六次制作掩膜，利用该掩膜在调制极板右侧的栅介质层7上使用电子束蒸发技术淀积金属Mo，形成厚度为10nm，宽度为1nm，金属功函数小于调制极板的1个悬浮极板，且该悬浮极板与调制极板之间的间距为0.5nm，该调制极板与悬浮极板共同构成多级耦合栅8，完成多级耦合栅8的制作，其中，淀积金属采用的工艺条件为：高纯度钼源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
步骤11.制作钝化层9，如图3k。
在源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8的外围区域使用等离子体增强化学气相淀积技术淀积厚度为50nm的钝化层9，且调制极板与悬浮极板之间的区域被钝化层9完全填充，其中，淀积钝化层的工艺条件是：气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度为300℃，射频功率为25W，压强为950mTorr，完成本器件制作。
实施例二：制作悬浮极板数目为3个、悬浮极板宽度为3nm的多级耦合栅隧穿场效应晶体管
步骤一.选择InN半导体材料作为衬底1，如图3a。
步骤二.在InN衬底1上制作体区2，如图3b。
在InN衬底1上使用分子束外延技术在真空度小于等于1.0×10-10mbar，射频功率为150W，反应剂采用N2、高纯度铟源的工艺条件下，外延厚度为30nm、原位掺杂浓度为5×1015cm-3的InN半导体材料，形成体区2。
步骤三.制作源区3，如图3c。
在体区2上第一次制作掩膜，利用该掩膜在体区2的左侧使用离子注入工艺在注入剂量为9×1013cm-2，注入能量为100keV的工艺条件下，掺入浓度为1×1019cm-3的P型杂质，形成宽度为60nm的源区3。
步骤四.制作漏区4，如图3d。
在体区2、源区3上第二次制作掩膜，利用该掩膜在体区2的右侧使用离子注入工艺，在注入剂量为7×1013cm-2，注入能量为80keV的工艺条件下，掺入浓度为1×1018cm-3的N型杂质，形成宽度为60nm的漏区4。
步骤五.制作漏极5，如图3e。
在体区2、源区3、漏区4上第三次制作掩膜，利用该掩膜在漏区4的右上部使用电子束蒸发技术在高纯度铝源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Al，形成宽度为30nm的漏极5。
步骤六.制作源极6，如图3f。
在体区2、源区3、漏区4、漏极5上第四次制作掩膜，利用该掩膜在源区3的左上部使用电子束蒸发技术在高纯度铂源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Pt，形成宽度为30nm的源极6。
步骤七.制作绝缘介质材料，如图3g。
在体区2、源区3、漏区4、漏极5、源极6上部使用等离子体增强化学气相淀积技术在气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度为300℃，射频功率为25W，压强为950mTorr的工艺条件下，淀积一层厚度为20nm的SiN绝缘介质材料。
步骤八.制作栅介质层7，如图3h。
在绝缘介质材料的上部第五次制作掩膜，利用该掩膜使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mT，射频功率为100W的工艺条件下，刻蚀去除左右两侧的绝缘介质材料，形成宽度为120nm的栅介质层7。
步骤九.制作调制极板，如图3i。
在源区3、漏区4、漏极5、源极6、栅介质层7上第六次制作掩膜，利用该掩膜在栅介质层7左上部使用电子束蒸发技术在高纯度镍源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Ni，形成厚度为35nm、宽度为50nm的调制极板。
步骤十.制作3个悬浮极板，如图3j。
参照图4，本步骤的具体实现如下：
10.1)在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板上第六次制作掩膜，利用该掩膜在调制极板右侧的栅介质层7上使用电子束蒸发技术在高纯度钼源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Mo，形成厚度为35nm，宽度为3nm，金属功函数小于调制极板的第一个悬浮极板，且第一个悬浮极板与调制极板之间的间距为3nm；
10.2)在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板和第一个悬浮极板上第七次制作掩膜，利用该掩膜在第一个悬浮极板右侧的栅介质层7上使用电子束蒸发技术在高纯度钛源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Ti，形成厚度为35nm，宽度为3nm，金属功函数小于第一个悬浮极板的第二个悬浮极板，且第二个悬浮极板与第一个悬浮极板之间的间距为5nm，
10.3)在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板、第一个悬浮极板和第二个悬浮极板上第八次制作掩膜，利用该掩膜在第二个悬浮极板右侧的栅介质层7上使用电子束蒸发技术在高纯度铝源，真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属Al，形成厚度为35nm，宽度为3nm，金属功函数小于第二个悬浮极板的第三个悬浮极板，且第三个悬浮极板与第二个悬浮极板之间的间距为7nm。该3个悬浮极板与调制极板共同构成多级耦合栅8，完成多级耦合栅8的制作。
步骤十一.制作钝化层9，如图3k。
在源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8的外围区域使用等离子体增强化学气相淀积技术在气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度为300℃，射频功率为25W，压强为950mTorr的工艺条件下，淀积厚度为75nm的钝化层9，且调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域被钝化层9完全填充，完成本器件制作。
实施例三：制作悬浮极板数目为5个、宽度为5nm的多级耦合栅隧穿场效应晶体管。
步骤A.选择InGaN半导体材料作为衬底1，如图3a。
步骤B.在InGaN衬底1上制作体区2，如图3b。
在InGaN衬底1上使用分子束外延技术外延厚度为50nm、原位掺杂浓度为1×1017cm-3的InGaN半导体材料，形成体区2，其中，外延采用的工艺条件如下：
真空度小于等于1.0×10-10mbar，
射频功率为150W，
反应剂采用高纯度铟源、高纯度镓源、N2。
步骤C.制作源区3，如图3c。
在体区2上第一次制作掩膜，利用该掩膜在体区2的左侧使用离子注入工艺掺入浓度为1×1020cm-3的P型杂质，形成宽度为100nm的源区3，其中，离子注入采用的工艺条件如下：
注入剂量为5×1014cm-2，
注入能量为200keV
步骤D.制作漏区4，如图3d。
在体区2、源区3上第二次制作掩膜，利用该掩膜在体区2的右侧使用离子注入工艺掺入浓度为1×1020cm-3的N型杂质，形成宽度为100nm的漏区4，其中，离子注入采用的工艺条件如下：
注入剂量为5×1014cm-2，
注入能量为200keV。
步骤E.制作漏极5，如图3e。
在体区2、源区3、漏区4上第三次制作掩膜，利用该掩膜在漏区4的右上部使用电子束蒸发技术淀积金属Al，形成宽度为50nm的漏极5，其中，淀积金属采用的工艺条件如下：
高纯度铝源，
真空度小于1.8×10-3Pa，
功率为400W，
蒸发速率小于
步骤F.制作源极6，如图3f。
在体区2、源区3、漏区4、漏极5上第四次制作掩膜，利用该掩膜在源区3的左上部使用电子束蒸发技术淀积金属Pt，形成宽度为50nm的源极6，其中，淀积金属采用的工艺条件如下：
高纯度铂源，
真空度小于1.8×10-3Pa，
功率为400W，
蒸发速率小于
步骤G.制作绝缘介质材料，如图3g。
在体区2、源区3、漏区4、漏极5、源极6上部使用等离子体增强化学气相淀积技术淀积一层厚度为40nm的SiN绝缘介质材料，其中，淀积绝缘介质材料的工艺条件如下：
反应腔的温度为300℃，射频功率为250W，压强为950mTorr，
向反应腔体同时通入的气体SiH4、N2、NH3，
SiH4流量为2.5sccm，N2流量为950sccm，NH3流量为250sccm。
步骤H.制作栅介质层7，如图3h。
在绝缘介质材料的上部第五次制作掩膜，利用该掩膜使用反应离子刻蚀技术刻蚀去除左右两侧的绝缘介质材料，形成宽度为300nm的栅介质层7，其中，刻蚀采用的工艺条件如下：
Cl2流量为15sccm，
压强为10mT，
射频功率为100W。
步骤I.制作调制极板，如图3i。
在源区3、漏区4、漏极5、源极6、栅介质层7上第六次制作掩膜，利用该掩膜在栅介质层7左上部使用电子束蒸发技术淀积金属Ni，形成厚度为60nm、宽度为100nm的调制极板，其中，淀积金属采用的工艺条件如下：
高纯度镍源，
真空度小于1.8×10-3Pa，
功率为400W，
蒸发速率小于
步骤J.制作5个悬浮极板，如图3j。
在源区3、漏区4、漏极5、源极6、栅介质层7、调制极板上第六次制作掩膜，利用该掩膜在调制极板右侧的栅介质层7上使用电子束蒸发技术淀积金属Ti，形成厚度为60nm，宽度均为10nm，金属功函数相同且均小于调制极板金属功函数的5个悬浮极板，且左侧第一个悬浮极板与调制极板之间的间距为20nm，且从左往右相邻两悬浮极板之间的间距分别为22nm、24nm、26nm、28nm，其中，淀积金属采用的工艺条件如下：
高纯度钛源，
真空度小于1.8×10-3Pa，
功率为400W，
蒸发速率小于
这5个悬浮极板与调制极板共同构成多级耦合栅8，完成多级耦合栅8的制作。
步骤K.制作钝化层9，如图3k。
在源区3、漏区4、漏极5、源极6、栅介质层7、多级耦合栅8的外围区域使用等离子体增强化学气相淀积技术淀积厚度为100nm的钝化层9，且调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域被钝化层9完全填充，其中，淀积钝化层的工艺条件如下：
反应腔的温度为300℃，射频功率为250W，压强为950mTorr，
向反应腔体同时通入的气体SiH4、N2、NH3，
SiH4流量为2.5sccm，N2流量为950sccm，NH3流量为250sccm。
本发明的效果可通过以下仿真进一步说明。
对传统隧穿场效应晶体管和本发明的器件的转移特性进行仿真，结果如图5。
由图5可见，在关断状态下，即过驱动电压小于0V时，本发明器件的双极关态漏电明显小于传统器件的双极关态漏电，表明本发明器件的关态特性好于传统隧穿场效应晶体管。
以上描述仅是本发明的三个具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。
Claims (10)
1.一种多级耦合栅隧穿场效应晶体管，包括：衬底(1)、体区(2)、源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)、钝化层(9)；体区(2)位于栅介质层(7)下方；源区(3)位于体区(2)左侧，漏区(4)位于体区(2)右侧；源极(6)位于源区(3)左上部；漏极(5)位于漏区(4)右上部；衬底(1)位于体区(2)、源区(3)、漏区(4)的下方，其特征在于：
所述栅介质层(7)，其上方设有间隔分布的多级耦合栅(8)，该多级耦合栅(8)由自左向右设置的一个调制极板和n个大小相同的悬浮极板构成，n≥1；
所述钝化层(9)，其位于源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)、多级耦合栅(8)的外围。
2.根据权利要求1所述的隧穿场效应器件，其特征在于：
所述调制极板的宽度L5为2～100nm，厚度T3为10～60nm，其采用金属的功函数大于漏极(5)的功函数且小于源极(6)的功函数；
所述n个大小相同的悬浮极板，其最左侧的悬浮极板与调制极板之间的间距S为0.5～20nm，相邻两悬浮极板之间的间距按自左向右的方向依次递增，且相邻两悬浮极板之间的间距均大于S，最右侧的悬浮极板的右边界水平位置不超过栅介质层(7)的右边界位置；各悬浮极板处于相互独立的浮空状态，即不与任何电极或者金属接触，且各悬浮极板采用金属的功函数均小于或等于调制极板采用金属的功函数，相邻两悬浮极板的功函数按照左侧悬浮极板功函数不小于右侧悬浮极板功函数的方式设置；每个悬浮极板的宽度L6均为1～10nm，且各悬浮极板的厚度均与调制极板的厚度T3相同。
3.根据权利要求1所述的隧穿场效应器件，其特征在于，所述衬底(1)采用InN或InGaN或Si或Ge或SiGe或其它半导体材料。
4.根据权利要求1所述的隧穿场效应器件，其特征在于，所述体区(2)采用厚度T1为5～50nm的InN或InGaN或Si或Ge或SiGe或其它半导体材料，且采用本征掺杂或者N型掺杂，掺杂浓度为5×109～1×1017cm-3。
5.根据权利要求1所述的隧穿场效应器件，其特征在于，所述源区(3)通过对体区(2)左侧部分采用P型掺杂形成，掺杂浓度为1×1018～1×1020cm-3，且厚度与体区(2)相同。
6.根据权利要求1所述的隧穿场效应器件，其特征在于，所述漏区(4)通过对体区(2)右侧部分采用N型掺杂形成，掺杂浓度为1×1017～1×1020cm-3，且厚度与体区(2)相同。
7.根据权利要求1所述的隧穿场效应器件，其特征在于：
所述漏极(5)，采用金属的功函数要低于淀积调制极板所采用金属的功函数；
所述源极(6)，采用金属的功函数要高于淀积调制极板所采用金属的功函数。
8.根据权利要求1所述的隧穿场效应器件，其特征在于，所述栅介质层(7)，采用SiO2或SiN或Al2O3或HfO2或TiO2或其它绝缘介质材料，其厚度T2为0.5～40nm。
9.根据权利要求1所述的隧穿场效应器件，其特征在于，所述钝化层(9)，采用SiO2或SiN或Al2O3或Sc2O3或HfO2或TiO2绝缘介质材料，其厚度大于多级耦合栅(8)的厚度，且完全填充调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域。
10.一种制作多级耦合栅隧穿场效应晶体管的方法，其特征在于，包括如下步骤：
A.选取衬底；
B.在衬底(1)上外延同质半导体材料，采用掺杂浓度为5×109～1×1017cm-3的本征掺杂或者原位N型掺杂，形成厚度T1为5～50nm的体区(2)；
C.在体区(2)上第一次制作掩膜，利用该掩膜在体区(2)的左侧掺入浓度为1×1018～1×1020cm-3的P型杂质，形成源区(3)；
D.在体区(2)上第二次制作掩膜，利用该掩膜在体区(2)的右侧掺入浓度为1×1017～1×1020cm-3的N型杂质，形成漏区(4)；
E.在体区(2)、源区(3)、漏区(4)上第三次制作掩膜，利用该掩膜在漏区(4)右上部淀积金属，形成漏极(5)；
F.在体区(2)、源区(3)、漏区(4)、漏极(5)上第四次制作掩膜，利用该掩膜在源区(3)左上部淀积金属，形成源极(6)；
G.使用保形覆盖工艺在体区(2)、源区(3)、漏区(4)、漏极(5)、源极(6)上淀积一层厚度T2为0.5～40nm的绝缘介质材料；
H.在绝缘介质材料的上部第五次制作掩膜，利用该掩膜刻蚀去除左右两侧的绝缘介质材料，形成栅介质层(7)；
I.在源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)上第六次制作掩膜，利用该掩膜在栅介质层(7)左上部淀积金属，形成厚度T3为10～60nm的调制极板，该调制极板采用金属的功函数大于漏极(5)采用金属的功函数，且小于源极(6)采用金属的功函数；
J.制作n个悬浮极板。
J1)在源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)和调制极板上制作掩膜，利用该掩膜在调制极板右侧的栅介质层(7)上部淀积功函数小于或等于调制极板功函数的金属，形成第一个悬浮极板，该悬浮极板与调制极板之间的间距S为0.5～20nm；
J2)在源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)、调制极板及第一个悬浮极板上制作掩膜，利用该掩膜在第一个悬浮极板右侧的栅介质层(7)上部淀积功函数小于或等于第一个悬浮极板功函数的金属，形成第二个悬浮极板；
依次类推，直至形成第n个悬浮极板，n≥1，该n个悬浮极板大小相同，且各悬浮极板处于相互独立的浮空状态，即不与任何电极或者金属接触，各悬浮极板的厚度均与调制极板的厚度T3相同，相邻两悬浮极板之间的间距按自左向右的方向依次递增，且相邻两悬浮极板之间的间距均大于S，相邻两悬浮极板的功函数按照左侧悬浮极板功函数不小于右侧悬浮极板功函数的方式设置，最右侧的悬浮极板的右边界水平位置不超过栅介质层(7)的右边界位置；
上述制作的调制极板与n个悬浮极板共同构成多级耦合栅(8)；
K.在源区(3)、漏区(4)、漏极(5)、源极(6)、栅介质层(7)、多级耦合栅(8)的外围区域淀积厚度大于多级耦合栅厚度的钝化层(9)，且调制极板与左侧第一个悬浮极板之间的区域以及相邻两个悬浮极板之间的区域被该钝化层完全填充，完成本器件制作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911217900.0A CN111063735B (zh) | 2019-12-03 | 2019-12-03 | 多级耦合栅隧穿场效应晶体管及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911217900.0A CN111063735B (zh) | 2019-12-03 | 2019-12-03 | 多级耦合栅隧穿场效应晶体管及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111063735A true CN111063735A (zh) | 2020-04-24 |
| CN111063735B CN111063735B (zh) | 2021-07-06 |
Family
ID=70299526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911217900.0A Active CN111063735B (zh) | 2019-12-03 | 2019-12-03 | 多级耦合栅隧穿场效应晶体管及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111063735B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863953A (zh) * | 2020-07-28 | 2020-10-30 | 西安电子科技大学 | 功率开关器件及其制作方法 |
| CN113921613A (zh) * | 2021-10-09 | 2022-01-11 | 西安电子科技大学 | 浮栅的高压Ga2O3金属氧化物半导体场效应管及制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414637A (zh) * | 2008-12-01 | 2009-04-22 | 西安电子科技大学 | 凹槽绝缘交叠栅异质结场效应晶体管 |
| US20140239258A1 (en) * | 2010-05-11 | 2014-08-28 | International Business Machines Corporation | TFET with Nanowire Source |
| US9761675B1 (en) * | 2015-01-08 | 2017-09-12 | National Technology & Engineering Solutions Of Sandia, Llc | Resistive field structures for semiconductor devices and uses therof |
| CN110148626A (zh) * | 2019-01-31 | 2019-08-20 | 西安交通大学 | 极化掺杂InN基隧穿场效应晶体管及其制作方法 |
-
2019
- 2019-12-03 CN CN201911217900.0A patent/CN111063735B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414637A (zh) * | 2008-12-01 | 2009-04-22 | 西安电子科技大学 | 凹槽绝缘交叠栅异质结场效应晶体管 |
| US20140239258A1 (en) * | 2010-05-11 | 2014-08-28 | International Business Machines Corporation | TFET with Nanowire Source |
| US9761675B1 (en) * | 2015-01-08 | 2017-09-12 | National Technology & Engineering Solutions Of Sandia, Llc | Resistive field structures for semiconductor devices and uses therof |
| CN110148626A (zh) * | 2019-01-31 | 2019-08-20 | 西安交通大学 | 极化掺杂InN基隧穿场效应晶体管及其制作方法 |
Non-Patent Citations (1)
| Title |
|---|
| WEI MAO等: "A polarization-induced InN-based tunnel FET without physical doping", 《SEMICONDUCTOR SCIENCE AND TECHNOLOGY》 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863953A (zh) * | 2020-07-28 | 2020-10-30 | 西安电子科技大学 | 功率开关器件及其制作方法 |
| CN111863953B (zh) * | 2020-07-28 | 2021-08-20 | 西安电子科技大学 | 功率开关器件及其制作方法 |
| CN113921613A (zh) * | 2021-10-09 | 2022-01-11 | 西安电子科技大学 | 浮栅的高压Ga2O3金属氧化物半导体场效应管及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111063735B (zh) | 2021-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101021736B1 (ko) | 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 | |
| CN1828908A (zh) | 半导体结构及制造半导体结构的方法 | |
| CN104241389A (zh) | 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法 | |
| CN111063735B (zh) | 多级耦合栅隧穿场效应晶体管及制作方法 | |
| CN105762078A (zh) | GaN基纳米沟道高电子迁移率晶体管及制作方法 | |
| US11843047B2 (en) | Integration of p-channel and n-channel E-FET III-V devices without parasitic channels | |
| US8062952B2 (en) | Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors | |
| CN111834455B (zh) | 增强型高电子迁移率晶体管及其制作方法 | |
| CN104393047A (zh) | 具有阶梯缓冲层结构的4H-SiC金属半导体场效应晶体管 | |
| CN110148626B (zh) | 极化掺杂InN基隧穿场效应晶体管及其制作方法 | |
| CN113903802A (zh) | 基于阵列条的增强型开关晶体管及其制作方法 | |
| CN102290434B (zh) | 带栅下缓冲层结构的金属半导体场效应晶体管及制作方法 | |
| CN111863950A (zh) | 结型栅-漏功率器件 | |
| CN110993692B (zh) | 隧穿场效应晶体管及其制作方法 | |
| CN106449737A (zh) | 低接触电阻型GaN基器件及其制作方法 | |
| CN113451129B (zh) | 一种高电子迁移率晶体管及制备方法 | |
| CN104867835A (zh) | 一种具有宽沟道深凹陷金属半导体场效应管的制备方法 | |
| CN112466930B (zh) | 一种二维半导体材料的金属接触结构及其制备方法 | |
| CN111863951A (zh) | 增强型复合栅晶体管及其制作方法 | |
| CN104916698A (zh) | 一种具有三凹陷结构的场效应晶体管及其制备方法 | |
| CN111063738A (zh) | 基于交叠耦合板的隧穿场效应器件及制作方法 | |
| CN105229794A (zh) | 在钝化层或蚀刻停止层中具有插入物的tft | |
| CN216749909U (zh) | 一种集成多工作模式的GaN半导体器件 | |
| CN111613670B (zh) | 一种三明治弧形栅极结构的hemt器件及其制备方法 | |
| CN116153970B (zh) | 半导体外延结构及制备方法和半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240718 Address after: 335500 High tech Industrial Park Fengshou Industrial Park East Outer Ring Road, Wannian County, Shangrao City, Jiangxi Province Patentee after: Jiangxi Wannian Crystal Semiconductor Co.,Ltd. Country or region after: China Address before: 710071 No. 2 Taibai South Road, Shaanxi, Xi'an Patentee before: XIDIAN University Country or region before: China |
|
| TR01 | Transfer of patent right |