CN1110017C - 可均匀伸缩数字图象尺寸的方法及其装置 - Google Patents

Abstract

一种均匀伸缩数字图象尺寸的方法及其装置，处理原始数字图象，得到均匀伸缩的目的数字图象，该原始数字图象有连续的原始图象数据量N，目的数字图象有目的图象数据量M，当M大于N时，其方法包括提供一线性内插器及控制线性内插器去执行第n个及第n+1个的原始图象数据的线性内插，当(M-N)除以(N-1)得到余数S且当(n+1)×(S)≥(s)×(N)的条件下，n为最小值时，产生一个插入在第n个及第n+1个原始图象数据间的残余插补图象数据，s的范围由1至S。

Description

可均匀伸缩数字图象尺寸的方法及其装置

本发明涉及一种图象处理的方法及其装置，特别是涉及一种可均匀伸缩数字图象尺寸的方法及其装置。

在多媒体电脑的应用中，具有整合数字图象的能力是非常重要的，将一数字图象(digital image)与另一数字图象整合之前，必须将该数字图象先处理，而处理的方法通常是藉由增加该数字图象尺寸(以下称为伸展(scaling up))、减少该数字图象尺寸(以下称为压缩(scaling down))、剪裁该数字图象的一被选择部分、平移该数字图象的一被选择部份至另一区域等来完成。

上述数字图象的伸展与压缩是藉由特别规划的电脑来完成，该数字图象包括多数条扫描线，每一条扫描线更包括多数个象素数据(pixel data)，该数字图象的伸展是藉由在每两条扫描线之间执行线性内插(linear interpolation)，而得到介于两扫描线间的至少一条插补扫描线，及藉由在每两个扫描象素之间执行线性内插，而得到介于两扫描象素间的至少一个插补象素数据。而该数字图象的压缩则是藉由删除数字图象的部份扫描线及藉删除每一个被保留的扫描线的部份象素数据来达成。

对于数字图象的伸展来说，藉电脑处理原始图象数据的线性内插是相当缓慢的，因此，如欧洲专利第0079542A2号及英国专利第G82226471A号所揭示的不同处理功能的硬件装置，已经被发展至允许对数字图象作即时伸展处理。

这些不同处理功能的硬件装置的一个缺点在于：它们只能有限度地伸展数字图象，当伸展一个具有N条扫描线的数字图象时，被插入的扫描线的总数必须是N-1的整数倍，以允许插入在该原始扫描线的每两条扫描线间的插补扫描线具有相同数目，使伸展后的图象仍能维持均匀，相同地，当伸展一个具有N′个象素数据也是一样。因此，如果该插补扫描线(或每一扫描线的插补象素数据)的总数不是N-1(或N′-1)的整数倍时，以往的图象伸展装置就不能均匀地伸缩一个具有N条扫描线的数字图象(或每一扫描线的N′个象素数据)。而且，以往的图象伸展装置只能在水平方向及垂直方向进行图象伸展，而不能对任一个水平方向或垂直方向压缩数字图象。

因此，本发明的一个主要目的在提供一种可均匀伸缩数字图象尺寸的方法及其装置，当插补扫描线的总数或每一条扫描线的插补象素数据的总数不是原始扫描线总数减1的整数倍或每一条扫描线的象素数据的原始总数减1的整数倍时，仍能在水平方向或垂直方向的至少一个方向上均匀地伸展一个数字图象。

本发明的另一个主要目的在提供一种可以在水平方向或垂直方向任一方向上均匀地压缩数字图象尺寸的方法及其装置。

根据本发明的一主要特征，在于提供一种处理原始数字图象而得到均匀伸缩的目的数字图象的方法，该原始数字图象具有N个连续的原始图象数据，该目的数字图象具有M个连续的目的图象数据，且M大于N，上述均匀伸缩数字图象尺寸的方法包括下列步骤：

提供一个线性内插器；以及

控制该线性内插器，以便在(M-N)除以(N-1)得到一个余数S且n为满足条件(n+1)×(S)≥(s)×(N)的最小值时，执行第n个及第n+1个原始图象数据的线性内插，产生一个插在其间的残余插补图象数据，其中s的范围为1至S。

本发明的另一主要特征在于：该均匀伸缩数字图象尺寸的方法包括下列步骤：(I-1)将该原始图象的N个原始图象数据存储在一个存储器单元中；(I-2)提供一个地址产生器，该地址产生器控制该存储器单元来输出该原始图象的第一原始图象数据；(I-3)将该数值N除以数值M所得到的余数U储存在一个数据寄存器中；(I-4)将该余数U与储存在该数据寄存器中的数值相加，而得到一个和数；(I-5)比较上述和数及数值M；(I-6)启动该地址产生器去控制该存储器单元输出另一原始图象数据，当该和数小于该数值M时，该另一原始图象数据是与前一图象数据相差V个图象数据，其中V等于M除以N的商数，而当该和数大于等于该数值M时，该另一原始图象数据则与前一图象数据相差V+1个图象数据；(I-7)当该和数至少等于该数值M时，由该和数减去M，并将得到的差值储存在该数据寄存器中，而当该和数小于该数值M时，就将该和数储存在该数据寄存器中；(I-8)重复上述步骤(I-4)至步骤(I-7)，直到该存储器单元完成M个原始图象数据输出为止。

本发明的再一特征在于提供一种用来处理一原始数字图象得到一均匀伸缩的目的数字图象的装置，该原始数字图象具有N个连续的原始图象数据，该目的数字图象具有M个连续的目的图象数据，且M大于N，上述均匀伸缩数字图象尺寸装置包括：

一个线性内插器及一个控制装置，该控制装置与该线性内插器成电气连接，以控制该线性内插器，使其在(M-N)除以(N-1)得到一个余数S且n为满足条件(n+1)×(S)≥(s)×(N)的最小值时，执行第n个及第n+1个原始图象数据的线性内插，产生一个插在其间的残余插补图象数据，其中s的范围为1至S。

本发明的另一主要特征在于提供一种用来处理一原始数字图象得到一均匀伸缩的目的数字图象的装置，其中原始数字图象具有N个连续的原始图象数据，该目的数字图象具有M个连续的目的图象数据，且M小于N，上述均匀伸缩数字图象尺寸的装置更包括：

一个存储器单元，用来储存上述原始图象的N个原始图象数据；

一个地址产生器，连接于该存储器单元，用来控制该存储器单元输出该原始图象的第一原始图象数据；

一个余数产生装置，产生一个数值U，该数值U为该数值N除以该数值M得到的余数；

一个数据寄存器；

一个加法器装置，连接于该余数产生装置及该数据寄存器，将该余数U与储存在该数据寄存器中的数值相加，而得到一个和数；以及

一个计算装置，与该加法器装置、该地址产生器及该数据寄存器连接，用来比较该和数及该数值M，并启动该地址产生器去控制该存储器单元输出该原始图象数据的另一原始图象数据，当和数小于该数值M时，该另一原始图象数据与前一图象数据相差V个图象数据，其中V等于N除以M的商数，而当该和数大于等于该目的图象数据量M时，该另一原始图象数据则与前一图象数据相差V+1个图象数据。

该计算装置在当和数大于等于该数值M时，将该和数与数值M的差值储存在该数据寄存器中，而当该和数小于该数值M时，则将该和数储存在该数据寄存器中。

下面结合附图及实施例对本发明进行详细说明：

图1是本发明较佳实施例的伸缩装置的电路方块图。

图2是本发明较佳实施例的双线性加法器的电路方块图。

图3是本发明较佳实施例的伸缩控制器的电路方块图。

图4是本发明较佳实施例的伸缩控制器的残余分布器的电路方块图。

图5是本发明较佳实施例的伸缩控制器的α串列产生器的电路方块图。

图6是本发明较佳实施例的伸缩控制器的地址产生器的电路方块图。

图7是当N＝5且ΔN＝2时，本发明较佳实施例作伸展处理的时序图。

图8是当N＝5且ΔN＝6时，本发明较佳实施例作伸展处理的时序图。

图9是当N＝5且ΔN＝2时，本发明较佳实施例作压缩处理的时序图。

如图1所示，本发明的均匀伸缩数字图象尺寸的装置包括：一个垂直伸缩单元及一个水平伸缩单元。该垂直伸缩单元可在垂直方向伸展或压缩数字图象数据，包括：一个线存储器3(linememory)、一个线缓冲器4(line buffer)、一个双线性加法器5(bilinear adder)及一个垂直伸缩控制器6(vertical scalingcontroller)。该水平伸缩单元可在水平方向伸展或压缩数字图象数据，包括：一个点寄存器7(dot register)、一个点缓冲器8(dotbuffer)、一个双线性加法器9(bilinear adder)及一个水平伸缩控制器10(horizontal scaling controller)。

使用时，经由本发明的装置所处理的一数字图象最初是被储存在一个帧存储器2(frame memory)中，而该数字图象可以来自一图象解码器或是来自一图象捕捉系统等数字图象数据源1。该垂直伸缩控制器6控制该帧存储器2，以提供该数字图象的一被选择扫描线至该线存储器3。该垂直伸缩控制器6进一步地控制该线缓冲器4，以储存来自该线存储器3中的前一扫描线。该双线性加法器5接收来自该线存储器3及该线缓冲器4的扫描线数据，并根据来自该垂直伸缩控制器6的一对加权系数α、1-α执行双线性内插。

如图2所示，是该双线性加法器5的电路方块图，来自该线缓冲器4且与储存在该帧存储器2的数字图象的第n条扫描线所对应的扫描线数据经一个寄存器501及一个乘法器502被乘以该系数1-α，而来自该线存储器3且与储存在该帧存储器2的数字图象的第n+1条扫描线对应的扫描线数据经另一个寄存器503及另一个乘法器504被乘以系数a。当该系数a为分数时(也就是α不等于1也不等于0)，将以上得到的乘积经一个加法器505相加，则得到一条插补扫描线。该双线性加法器5的操作将在下文中详细叙述。

如图3所示，该垂直伸缩控制器6包括一个可编程的寄存器组30(programmable register set)、一个第一计算电路31(computing circuit)、一个第二计算电路32、一个第三计算电路33、一个选择器34(two-input selector)、一个残余分布器35(residue distributor)、一个α串列产生器36(alpha seriesgenerator)及一个地址产生器37(address generator)。

该可编程的寄存器组30包括有一个第一寄存器301、一个第二寄存器302及一个第三寄存器303，该第一寄存器301可储存该框存储器2中的数字图象的原始扫描线数据量N，该第二寄存器302储存被插入或被删除的扫描线量ΔN，该第三寄存器303储存一个INC/DEC旗标38，前述INC/DEC旗标38用来指示在垂直方向时，该数字图象数据的伸展或者压缩被执行。该第一计算电路31、第二计算电路32及第三计算电路33分别读取储存在该第一寄存器301、第二寄存器302及第三寄存器303的内容，而该第一计算电路31可输出ΔN除以N-1所得到的商数T，该第二计算电路32可输出ΔN除以N-1所得到的余数S。因此，当该数字图象在做伸展处理时，该商数T相当于被插入该数字图象的每两条相邻扫描线间的插补扫描线的最小数，该余数S相当于均匀分布在该数字图象的原始扫描线间的残余插补扫描线的总数。该第三计算电路33可输出N除以N-ΔN的余数U，当该数字图象被压缩时，该余数U相当于被删除的残余扫描线的总数。

该选择器34包括接收来自该第三计算电路33的余数U的一个第一输入端及接收来自该第二计算电路的余数S的一个第二输入端，该选择器34更包括一个控制输入端，该控制输入端接收来自该第三寄存器303的INC/DEC旗标38，该选择器34的输出端42与该残余分布器35连接，该残余分布器35接收来自该第一计算电路31的商数T，且包括接收来自该第三寄存器303的INC/DEC旗标38的一个控制输入端及与该α串列产生器36及该地址产生器37相连接的控制输出端39。该残余分布器35决定在该数字图象做伸展处理期间、何时执行残余内插步骤及当数字图象做压缩处理期间，何时删除一残余扫描线。该α串列产生器36接收来自该第一计算电路31的商数T及来自该第三寄存器303的INC/DEC旗标38，并且产生该双线性加法器5的系数α、1-α及该线缓冲器4(如图1)的一个储存指令信号。该地址产生器37同样地也接收来自该第三寄存器303的INC/DEC旗标38并且提供线地址数据给该框存储器2。

如图4所示，该残余分布器35包括一个计算电路40(computing circuit)、一个双输入的选择器41(two-inputselector)、一个中间数据寄存器56(medial dataregister)、一个双输入的加法器43(two-input adder)、一个计算电路44、一个双输入的选择器45、一个时钟调变电路46(clock modifying circuit)及一个选择器47。

该计算电路40可输出N与ΔN的差值，该选择器41具有接收该计算电路40输出的一个第一输入端、接收来自第一寄存器301的数值N的一个第二输入端以及接收来自该第三寄存器303的INC/DEC旗标38的控制输入端。该中间数据寄存器56接收该选择器34的输出42(如图3)，且具有连接至该双输入加法器43一输入端的一个输出端。该加法器43的另一个输入端则接收该选择器34的输出端42，该加法器43的输出端与该选择器41的输出端为一计算电路44的输入端，该计算电路44将该加法器43的输出扣除该选择器41的输出，当该加法器43的输出大于或等于该选择器41的输出时，该计算电路44在它的一个控制输出端39产生一个致能信号。该双输入选择器45包括接收该加法器43的一个第一输入端、接收来自该计算电路44的该加法器43与该选择器41的输出差值的一个第二输入端与该计算电路44的控制输出端39连接的一个控制输入端，以及与该中间数据寄存器56连接的一个输出端。

该时钟调变电路46接收该原始输入线时钟(original inputline clock)，且依据该控制输出端39的信号及来自该第一计算电路31的商数T来调变该原始输入线时钟。当该控制输出端39在高逻辑位准状态时，该时钟调变电路46输出一个除以T+2时钟(divide-by-(T+2)clock)，且该除以T+2时钟具有该原始输入线时钟的T+2倍的时间延迟，而当该控制输出端39在低逻辑位准状态时，该时钟调变电路46输出一个除T+1时钟(该除以T+1时钟具有该原始输入线时钟的T+1倍的时间延迟)。该时钟调变电路46的输出端及该原始输入线时钟与该选择器47的输入端连接，而来自该第三寄存器303的INC/DEC旗标38则用来作为该选择器47的控制输入。该中间数据寄存器56包括一个负载端LD(load pin)，该负载端LD接收来自该选择器47输出的时钟信号mClock 1。

如图5所示，该α串列产生器36包括一个系数产生器363(coefficient generator)、一个选择器364(selector)及一个减法器电路365(subtracting circuit)。

该系数产生器363与该计算电路44的控制输出端39连接且接收该原始输入线时钟及来自该第一计算电路31的商数T。当该控制输出端39在高逻辑位准状态时，该系数产生器363在连续的(T+2)个原始输入线时钟周期中分别地产生连续的α系数1、1/(T+2)、2/(T+2)、…、(T+1)/(T+2)；当该控制输出端39在低逻辑位准状态时，该系数产生器363在连续的(T+1)个原始输入线时钟周期中分别地产生连续的α系数1、1/(T+1)、2/(T+1)、…、T/(T+1)。该选择器364包括被固定为1的一个第一输入端、接收该系数产生器363的输出的一个第二输入端及接收该INC/DEC旗标38的一个控制输入端，该选择器363的输出为系数α且充当作该减法器电路365的一个输入，该减法器电路365的另一个输入端被固定为1。该减法器电路365的一个输出端为输出系数1-α，另一个输出端则输出该线缓冲器4(如图1)的储存指令信号。当该减法器电路365系数1-α等于0时(α＝1)，该减法器电路365产生该储存指令信号。

如图6所示，该地址产生器37包括一个计算电路371、一个加法器372、一个选择器373、一个加法器374、一个地址寄存器375、一个锁存电路376(latch circuit)、一个时钟调变电路377及一个选择器378。

该计算电路371可输出N除以N-ΔN所得到的商数V，该商数V相当于当该数字图象数据被压缩时，在该框存储器2的数字图象的两个被选择扫描线的差数(offest number))，该商数V及该控制输出39作为该加法器372的输入端，而该加法器372的输出端则作为该选择器373的一个输入端，该选择器373的另一个输入端则被固定为1，该INC/DEC旗标38作为该选择器373的一个控制输入端。该选择器373所产生的一个差数(offestnumber)则被递送至该加法器374。该加法器374的输出端连接至该地址寄存器375，该地址寄存器375的输出端再被连接至该加法器374，该地址寄存器375有一起始输入端(START)，用来设定该帧存储器2中第一条扫描线的地址，而该地址寄存器375具有一负载输入端LD，用以控制下一地址的更新。

该锁存电路376根据该原始输入线时钟对该控制输出端39作取样及保持，该时钟调变电路377接收该原始输入线时钟并根据该锁存电路376的输出与来自该第一计算电路31的商数T来调变该原始输入线时钟。当该锁存电路376的输出在高位准逻辑状态时，该时钟调变电路377输出一个除以T+2时钟(divide-by-(T+2)clock)，该除以T+2时钟具有该原始输入线时钟的T+2倍的时间延迟；当该锁存电路376的输出在低逻辑位准状态时，该时钟调变电路377输出一个除以T+1时钟(divide-by-(T+1)clock)，该除以T+1时钟具有该原始输入线时钟的T+1倍的时间延迟。该选择器378接收该原始输入线时钟及该时钟调变电路377的输出，并受该INC/DEC旗标38控制而输出一时钟输出mClock 2，而该时钟输出mClock 2则被该地址寄存器375的负载输入端LD所接收。

该垂直伸缩单元的操作描述如下：(1)为了方便说明本发明实施例的伸展操作，假设以一个具有五条原始扫描线的原始数字图象被伸展而得到一个具有七条目的扫描线的目的数字图象。

如图3所示，该可编程的寄存器组30最初被设定为在该第一寄存器301中储存数字“5”、在该第二寄存器302中储存数字“2”及在该第三寄存器303中储存一逻辑“1”。该数字“5”相当于在该帧存储器2的该原始图象数据的原始扫描线量N，该数字“2”相当于被插入的扫描线总数ΔN，在该第三寄存器303的该逻辑1则指示该数字图象数据的伸展被执行。

该第一计算电路31输出ΔN除以N-1所得到的商数T，因为ΔN小于N-1，所以该商数T等于0。该第二计算电路32输出ΔN除以N-1所得到的余数S，在这个例子中，该余数S等于2。该第三计算电路33则为不相关的，因为在伸展操作期间，该选择器34提供该第二计算电路32的输出给该残余分布器35。

如图1、3-7所示，该地址产生器37的地址寄存器375最初设定储存在该帧存储器2的该原始扫描线的第一原始扫描线的线地址，并且控制该帧存储器2来提供该原始扫描线的第一原始扫描线至该线存储器3，同时，该余数S被存入该中间数据寄存器56，而后该加法器43再将该余数S及该中间数据寄存器56的内容相加。因为该加法器43的输出为4而小于N(N等于5)，因此该计算电路44的控制输出端39处于低逻辑位准状态。该选择器45将该加法器43的输出提供给该中间数据寄存器56，且提供给中间数据寄存器56的时钟输入mClock 1为一除以T+1时钟，因为该商数T等于0，所以该时钟输入mClock 1恰好与该原始输入线时钟相同。

因为该控制输出端39处于低逻辑状态且因该商数T等于0，所以该系数产生器363提供数字“1”给该选择器364。因该INC/DEC旗标38位在逻辑“1”，该选择器364选择该系数产生器363的输出当作加权系数α。因该系数α等于1，该系数1-α等于0，且产生该储存指令信号，以便控制该线缓冲器4储存来自该线存储器3的原始扫描线的第一原始扫描线。在这阶段中该双线性加法器5的输出为该原始扫描线的第一原始扫描线。

该选择器373提供一个等于1的差值给该加法器374，因此，当下一个线时钟mClock 2到达时，该加法器374会使该地址寄存器375的输出增加一个单位，藉此控制该帧存储器2提供该原始扫描线的第二条扫描线至该线存储器3。

当下一个线时钟mclock 1到达时，该中间数据寄存器56储存该加法器43先前的输出(该输出等于4)，此时，该加法器43的输出(等于6)大于N(等于5)，使该计算电路44的控制输出端39处在高逻辑状态。该选择器45提供该加法器43的输出及该选择器41的输出的差值给该中间值数据寄存器56，此时该时钟输入mClock 1为除以T+2时钟，具有该原始输入线时钟两倍的延迟时间。

此时，该控制输出端39处在高逻辑状态，该系数产生器363在一时脉mClock 1(也就是两连续的原始输入线时钟)期间产生连续的两个输出1及1/2。当在该第一原始输入线时钟期间内，因为该系数α等于1，所以该双线性加法器5输出该原始扫描线的第二原始扫描线，且同时将该第二原始扫描线储存在该线缓冲器4中。在该第二原始输入线时钟的期间，该地址寄存器375的内容在下一个时钟输入mClock 2时会被增加一个单位，此时该系数产生器363的输出等于1/2，该系数α等于1/2，该系数1-α等于1/2，所以未产生储存指令信号。因此，原始扫描线中的第二原始扫描线保留在该线缓冲器4中，在这一阶段中该双线性加法器5的输出为原始扫描线中的第二原始扫描线及第三原始扫描线的双线性内插。

该中间数据寄存器56的内容在下一时钟输入mClock 1到达时被更新为1，也就是该加法器43及该数字N的差值，该加法器43的输出小于N(该输出为3)，使该控制输出端39位在低逻辑状态。该选择器45提供该加法器43的输出给该中间数据寄存器56，且提供给该中间数据寄存器56的时钟输入mClock 1为除以T+1时钟，且来自该α串列产生器36的系数α等于1。该双线性加法器5的输出为该原始扫描线的第三原始扫描线，因该系数α等于1，因此该原始扫描线的第三原始扫描线被储存在该线缓冲器4中。

而后接续的步骤与前述相同，一直至该原始扫描线数据的第五原始扫描线数据由该双线性加法器5输出为止。

如图7所示，为本发明上述实施例的时序图，其中N＝5、ΔN＝2。

由上所述可知，该垂直伸缩控制器6控制该双线性加法器5执行该原始扫描线的第n条及第n+1条扫描线的双线性内插，其中该第n条扫描线储存在该线缓冲器4中，而该第n+1条扫描线储存在该线存储器3中，以便当ΔN除以N-1得到一余数S，在n为满足条件(n+1)×(S)≥(s)×(N)的最小值(其中s从1至S)时，可制造一条插在该原始扫描线第n条及第n+1条原始扫描线间的残余插补扫描线。

在前述的例子中，ΔN除以N-1所得到商数T为0，如果该商数不等于0，也就是说，ΔN大于或等于N-1，该垂直伸缩控制器6更控制该双线性加法器5执行该原始扫描线第n条及第n+1条原始扫描线的双线性内插，以制造T个附加的连续插补扫描线插入该原始扫描线第n条及第n+1条原始扫描线之间，如图8所示，为当N＝5且ΔN＝6时，本发明较佳实施例执行伸展操作的时序图，在这个例子中，该商数等于1，且该余数等于2，很明显地，除了两条残余插补扫描线之外，在该等原始扫描线的每两条相邻扫描线之间均有一条附加的插补扫描线。(2)为了便于说明本发明较佳实施例执行压缩操作，假设以一个具有五条原始扫描线的原始数字图象被压缩得到一个具有三条目的扫描线的目的数字图象。

如图3所示，该可编程的寄存器组30最初被设定为在该第一寄存器301中储存数值“5”、该第二寄存器302中储存数值“2”及在该第三寄存器303中储存一逻辑“0”，该数值“5”相当于在该帧存储器2中的该原始图象数据的原始扫描线量N，该数值“2”相当于被删除的扫描线总数ΔN，在该第三寄存器303的该逻辑0则为该数字图象数据的执行压缩操作。

在压缩操作期间时，该第一、二计算电路31、32的输出是不相关的，该第三计算电路33可输出N除以N-ΔN所得到的余数U，其中N-ΔN为被保留的该原始扫描线的数目，在此例子中，该余数U等于2，该选择器34提供该第三计算电路33的输出给该残余分布器35。

如图1、3、6、9所示，该地址产生器37的地址寄存器375最初设定储存在该帧存储器2中的该原始扫描线的第一原始扫描线的线地址，且在一起始线时钟期间控制该框存储器3，同时，该余数U被储存在该中间数据寄存器56中，而后该加法器43再将该余数U与该中间数据寄存器56的内容相加。该计算电路44将来自该加法器43的输出减去来自该选择器41的数值N-ΔN，因为该加法器43的输出在此时等于4且大于N-ΔN(等于3)，因此该计算电路44的控制输出端39处于高逻辑状态，该选择器45提供该加法器43的输出与该选择器41的输出间的差值给中间数据寄存器56，而该原始线时钟藉该选择器47被供给至该中间数据寄存器56。

如图3、5所示，因为一逻辑“0”被储存在该第三寄存器303中，因此该选择器364维持该系数α为1，而系数1-α等于0，该储存指令信号持续产生，以便驱动该线缓冲器4持续地由该线存储器3储存一原始扫描线，另外，该双线性加法器5的输出一直是该线存储器3的输出。

如图6所示，该计算电路371输出N除以N-ΔN所得到的商数V，在这个例子中，该商数V等于1，该加法器372产生该商数V与该控制输出端39的逻辑状态的和数(sum)，此时的逻辑状态为高逻辑状态。该选择器373选择该加法器372的输出(等于2)，并且提供相同的输出给该加法器374，如此，该地址寄存器375的输出在下一时钟输入mClock 2到达时会增加两个单位，藉此控制该帧存储器2提供该原始扫描线的第三原始扫描线至该线存储器3。

如图4所示，直到下一个线时钟到达时，该中间数据寄存器56储存由该计算电路44计算得到的前一差数“1”，此时，该加法器43的输出(等于3)等于该选择器41的输出，该计算电路44的控制输出端39位在高逻辑状态，且该选择器45提供该加法器43的输出与该选择器41的输出间的差数给该中间数据寄存器56。

如图6所示，该加法器372再一次地产生该商数V与该控制输出端39的逻辑状态的和数(sum)，该加法器372的输出(等于2)藉该选择器373被提供至该加法器374，如此，该地址寄存器375的输出在当下一时钟输入mClock 2到达时将再被增加两个单位，藉此控制该帧存储器2以提供该原始扫描线的第五原始扫描线给该线存储器3。如图9所示，即为本发明上述实施例执行压缩处理的时序图。

承上所述，该地址产生器37控制该帧存储器2只输出该原始扫描线中被选择的扫描线，而在该帧存储器2中未被输出的原始扫描线事实上是被抛弃的，值得注意的是，当该加法器43的输出小于该N-ΔN的差数时，由该帧存储器2中被输出的原始扫描线与之前由该帧存储器2输出的原始扫描线的差数5值为V，及当加法器43的输出至少等于该差数N-ΔN时，由该帧存储器2中被输出的原始扫描线与之前由该帧存储器2输出的原始扫描线的差数值为V+1。

水平伸缩单元的结构与操作描述如下。

该双线性加法器5的输出被该点寄存器7所接收，该水平伸缩控制器10控制该点缓冲器8来储存由该点寄存器7输出的一前一象素数据，该双线性加法器9接收来自该点寄存器7及该点缓冲器8的象素数据，并且根据来自该水平伸缩控制器10的一对加权系数α、1-α来执行双线性内插。该双线性加法器9的结构与图2的该双线性加法器5的结构相似，而在该双线性加法器9中，来自该点缓冲器8的象素数据为对应于一扫描线数据的第n′个象素数据，其将被乘以系数1-α，来自该点寄存器7的象素数据为对应一扫描线数据第n′+1个象素数据，其将被乘以系数α，如此，该点寄存器7相当于该垂直伸缩单元的线存储器3，而该点缓冲器8相当于该垂直伸缩单元的线缓冲器4。

该水平伸缩控制器10的结构同样地类似如图3到图6所示的该垂直伸缩控制器6，但是该垂直伸缩控制器6与该水平伸缩控制器10仍有一些差异，例如，在该水平伸缩控制器10中，该可编程的寄存器组的第一寄存器被使用来储存该位在帧存储器2中的数字图象的每一条扫描线的象素数据量N′，该第二寄存器被使用来储存该每一条扫描线被插入或删除的象素数据量ΔN′，该第三寄存器储存一INC/DEC旗标，而该INC/DEC旗标作为指示在水平方向上的象素数据的伸展或者压缩何时被执行，该时钟输入至该地址产生器、该α串列产生器及该残余分布器为原始象素时钟，该水平伸缩控制器10的地址寄存器的地址输出为一点地址，该点地址用来控制该线存储器3及该线缓冲器4，如此，在水平方向的伸展期间，该原始扫描线的第n条及第n+1条原始扫描线及在其间的插补扫描线的所有象素数据会通过该双线性加法器5。当在垂直方向及水平方向都压缩时，只有该原始扫描线中被选择原始扫描线的被选择象素数据通过该双线性加法器5。

综上所述，本发明确实可均匀地伸缩数字图象数据，而且，对于插补扫描线或每一扫描线的插补象素数据的总数不是N-1(或N′-1)的倍数，本发明也可以对具有N条扫描线(或每一扫描线的N′个象素数据)均匀地伸缩，进一步来说，本发明的伸缩装置可以在任何水平方向或垂直方向上选择地伸展或压缩数字图象。

Claims (5)

1.一种处理原始数字图象以获得一个均匀缩放的期望数字图象的方法，原始数字图象具有N个连续的原始图象数据，期望数字图象具有M个连续的期望图象数据，M大于N，所述方法包括以下步骤：

提供第一线性内插器；

控制所述第一线性内插器，以便在(M-N)除以(N-1)得到一个余数S且n为满足条件(n+1)×(S)≥(s)×(N)的最小值时，执行第n个及第n+1个原始图象数据的线性内插，产生一个插在其间的残余插补图象数据，其中s的范围为1至S；以及

控制所述第一线性内插器，以便在(M-N)大于(N-1)时，执行第n个及第n+1个原始图象数据的线性内插，产生另外T个插在其间的连续插补图象数据，其中T等于(M-N)除以(N-1)所得的商；

所述控制步骤包括以下步骤：

(I-1)在一个数据寄存器中存储数S；

(I-2)将数S与存储在所述数据寄存器中的数相加获得一个和；

(I-3)将该和与数N进行比较；

(I-4)当该和至少等于数N时，控制所述第一线性内插器，以便产生插在第n个和第n+1个原始图象数据之间的残余插补图象数据，从该和中减去数N，并将差值存储在所述数据寄存器中，并且当该和小于数N时，将该和存储在所述数据寄存器中；以及

(I-5)将n增1，重复步骤(I-1)至(I-4)，直至n等于N。

2.根据权利要求1的方法，其中所述第一线性内插器是双线性加法器。

3.一种处理原始数字图象以获得一个均匀缩放的期望数字图象的方法，原始数字图象具有N个连续的原始图象数据，期望数字图象具有M个连续的期望图象数据，M大于N，所述方法包括以下步骤：

提供第一线性内插器；以及

控制所述第一线性内插器，以便在(M-N)除以(N-1)得到一个余数S且n为满足条件(n+1)×(S)≥(s)×(N)的最小值时，执行第n个及第n+1个原始图象数据的线性内插，产生一个插在其间的残余插补图象数据，其中s的范围为1至S；

所述控制步骤包括以下步骤：

(I-1)在一个数据寄存器中存储数S；

(I-2)将数S与存储在所述数据寄存器中的数相加获得一个和；

(I-3)将该和与数N进行比较；

(I-4)当该和至少等于数N时，控制所述第一线性内插器，以便产生插在第n个和第n+1个原始图象数据之间的残余插补图象数据，从该和中减去数N，并将差值存储在所述数据寄存器中，并且当该和小于数N时，将该和存储在所述数据寄存器中；以及

(I-5)将n增1，重复步骤(I-1)至(I-4)，直至n等于N。

4.一种处理原始数字图象以获得一个均匀缩放的期望数字图象的装置，原始数字图象具有N个连续的原始图象数据，期望数字图象具有M个连续的期望图象数据，M大于N，所述装置包括：

第一线性内插器；以及

第一控制器装置，与所述第一线性内插器连接，用于控制所述第一线性内插器，该控制器装置连接可在垂直方向伸直或压缩图象数据的垂直伸缩单元，且包括线存储器、线缓冲器及垂直伸缩控制器，该控制器装置还连接可在水平方向伸直或压缩数字图象数据的水平伸缩单元，且包括点寄存器、点缓冲器及水平伸缩控制器，该控制器装置在(M-N)除以(N-1)得到一个余数S且n为满足条件(n+1)×(S)≥(s)×(N)的最小值时，执行第n个及第n+1个原始图象数据的线性内插，产生一个插在其间的残余插补图象数据，其中s的范围为1至S，所述第一控制器装置还用于控制所述第一线性内插器，以便在M-N大于N-1时，执行第n个及第n+1个原始图象数据的线性内插，产生另外T个插在其间的连续插补图象数据，其中T等于(M-N)除以(N-1)所得的商。

5.根据权利要求4的装置，其中所述第一线性内插器是双线性加法器。

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