CN110995257A - 一种环路滤波电路 - Google Patents
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- 238000009825 accumulation Methods 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 claims description 33
- 230000003247 decreasing effect Effects 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 3
- 238000011084 recovery Methods 0.000 abstract description 19
- 230000008859 change Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
本发明公开了一种环路滤波电路，包括相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器；相位判决电路根据输入的相位信号生成第一判决信号、第二判决信号和第三判决信号；第一累加器根据第二判决信号的电平进行累加操作，生成积分增益控制信号；积分增益调节电路根据第一判决信号和积分增益控制信号，生成积分步长信号；第三累加器根据积分步长信号进行累加操作，生成积分信号；第二累加器根据第三判决信号的电平进行累加操作，生成比例增益控制信号；比例增益调节电路根据输入的相位信号和比例增益控制信号，生成比例信号。本发明可动态调节时钟数据恢复电路的环路带宽。
Description
技术领域
本发明属于滤波器技术领域，更具体地，涉及一种环路滤波电路。
背景技术
时钟数据恢复电路广泛应用于高速接口的接收端电路中，用于将发射端发送的高速串行信号转化为并行数字信号。
时钟数据恢复电路主要包括模拟时钟数据恢复电路、全数字时钟数据恢复电路、半数字时钟数据恢复电路等类型。其中，模拟时钟数据恢复电路的环路滤波器采用模拟电路设计，全数字时钟数据恢复电路和的半数字时钟数据恢复电路的环路滤波器采用数字电路设计。
时钟数据恢复电路需要在环路带宽和抖动传输特性上进行折衷，一般环路带宽越大，跟踪相位变化的能力越强，但恢复的采样时钟的抖动越大。传统时钟数据恢复电路一般在锁定输入数据的相位后，以固定的带宽去跟踪输入数据的相位变化。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种环路滤波电路，可根据输入相位变化的快慢，动态调节时钟数据恢复电路的带宽，在相位跟踪能力和抖动传输特性之间实现平衡，使时钟数据恢复电路适应各种复杂的工作环境，以达到最优的性能。
为实现上述目的，按照本发明的一个方面，提供了一种环路滤波电路，包括；相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器；相位判决电路用于根据输入的相位信号生成第一判决信号、第二判决信号和第三判决信号；第一累加器用于根据第二判决信号的电平进行累加操作，生成积分增益控制信号；积分增益调节电路用于根据第一判决信号和积分增益控制信号，生成积分步长信号；第三累加器用于根据积分步长信号进行累加操作，生成积分信号；第二累加器用于根据第三判决信号的电平进行累加操作，生成比例增益控制信号；比例增益调节电路用于根据输入的相位信号和比例增益控制信号，生成比例信号；加法器用于将积分信号和比例信号相加，得到环路滤波电路的输出信号。
在一些实施例中，相位判决电路包括第一相位判决电路、第二相位判决电路和第三相位判决电路；第一相位判决电路用于根据输入的相位信号，生成第一判决信号，第二相位判决电路用于第一判决信号，生成第三判决信号，第三相位判决电路用于根据第三判决信号，生成第二判决信号。
在一些实施例中，第一相位判决电路用于在一段时间内统计输入的相位信号中超前相位信号和滞后相位信号的个数并进行比较，确定输入的相位信号的状态，再根据该状态确定第一判决信号的电平。
在一些实施例中，第二相位判决电路用于在第一周期内采样一次第一判决信号，并根据采样的第一判决信号的电平，确定第三判决信号的电平。
在一些实施例中，第三相位判决电路用于在第二周期内采样一次第三判决信号，并根据采样的第三判决信号的电平，确定第二判决信号的电平。
在一些实施例中，第一累加器用于根据第二判决信号的电平进行累加操作，生成积分增益控制信号具体为：若第二判决信号为正电平，则第一累加器增加一个步长；若第二判决信号为负电平，则第一累加器减少一个步长。
在一些实施例中，积分增益调节电路用于根据第一判决信号和积分增益控制信号，生成积分步长信号具体为：若第一判决信号为正电平，则积分步长信号为正的积分增益；若第一判决信号为负电平，则积分步长信号为负的积分增益；若第一判决信号为零电平，则积分步长信号为零；积分步长信号的积分增益的大小根据第一累加器输出的积分增益控制信号进行设置。
在一些实施例中，第二累加器用于根据第三判决信号的电平进行累加操作，生成比例增益控制信号具体为：若第三判决信号为正电平，则第二累加器增加一个步长；若第三判决信号为负电平，则第二累加器减少一个步长。
在一些实施例中，比例增益调节电路用于输入的相位信号和比例增益控制信号，生成比例信号具体为：若输入的相位信号处于超前状态，则比例信号为正的比例增益；若输入的相位信号处于滞后状态，则比例信号为负的比例增益；比例信号的比例增益的大小根据第二累加器输出的比例增益控制信号进行设置。
在一些实施例中，第三累加器用于根据积分步长信号进行累加操作，生成积分信号具体为：若积分步长信号为正的积分增益，则第三累加器增加一个积分增益；若积分步长信号为负的积分增益，则第三累加器减少一个积分增益；若积分步长信号为零，则第三累加器保持不变。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：根据输入相位变化的快慢，可动态调节时钟数据恢复电路的带宽。一方面，当输入相位变化较快时，环路滤波器可逐渐增大比例路径和积分路径的增益，提高环路带宽和对相位变化的响应速度，提高跟踪快速抖动的能力。另一方面，当输入相位变化较慢时，环路滤波器可逐步降低比例路径和积分路径的增益，降低环路带宽，增强对输入抖动的滤波能力，减小恢复时钟的抖动。
附图说明
图1是时钟数据恢复电路的结构示意图；
图2是一种时钟数据恢复电路的环路滤波电路的结构示意图；
图3A和3B是本发明实施例的环路滤波电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1所示，时钟数据恢复电路主要包括采样器、鉴相器、环路滤波电路和振荡器。图2给出了一种时钟数据恢复电路的环路滤波电路的结构示意图，该环路滤波电路主要包括：相位判决电路、积分增益电路、比例增益电路、累加器和加法器。
如图3A所示，本发明实施例的环路滤波电路包括相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器。相位判决电路的输入端用于输入相位信号，相位判决电路的第一输出端连接积分增益调节电路的第一输入端，第二输出端连接第一累加器的输入端，第三输出端连接第二累加器的输入端。第一累加器的输出端连接积分增益调节电路的第二输入端，积分增益调节电路的输出端连接第三累加器的输入端，第三累加器的输出端连接加法器的第一输入端。第二累加器的输出端连接比例增益调节电路的第一输入端，比例增益调节电路的第二输入端用于输入相位信号，比例增益调节电路的输出端连接加法器的第二输入端。加法器的输出端用于输出环路滤波电路的输出信号。
相位判决电路用于根据输入的相位信号，从其第一输出端输出第一判决信号至积分增益调节电路，从其第二输出端输出第二判决信号至第一累加器，从其第三输出端输出第三判决信号至第二累加器。
第一累加器用于根据第二判决信号的电平进行累加操作，生成积分增益控制信号并输出至积分增益调节电路。在一些实施例中，若第二判决信号为正电平，则第一累加器增加一个步长；若第二判决信号为负电平，则第一累加器减少一个步长。
积分增益调节电路用于根据第一判决信号和积分增益控制信号，生成积分步长信号并输出至第三累加器。在一些实施例中，若第一判决信号为正电平，则积分步长信号为正的积分增益；若第一判决信号为负电平，则积分步长信号为负的积分增益；若第一判决信号为零电平，则积分步长信号为零。在一些实施例中，积分步长信号的积分增益的大小根据第一累加器输出的积分增益控制信号进行设置。在一些实施例中，积分步长信号的积分增益的调节范围为第一累加器输出的积分增益控制信号的范围。
第三累加器用于根据积分步长信号进行累加操作，生成积分信号并输出至加法器。在一些实施例中，若积分步长信号为正的积分增益，则第三累加器增加一个积分增益；若积分步长信号为负的积分增益，则第三累加器减少一个积分增益；若积分步长信号为零，则第三累加器保持不变。
第二累加器用于根据第三判决信号的电平进行累加操作，生成比例增益控制信号并输出至比例增益调节电路。在一些实施例中，若第三判决信号为正电平，则第二累加器增加一个步长；若第三判决信号为负电平，则第二累加器减少一个步长。
比例增益调节电路用于根据输入的相位信号和比例增益控制信号，生成比例信号并输出至加法器。在一些实施例中，若输入的相位信号处于超前状态，则比例信号为正的比例增益；若输入的相位信号处于滞后状态，则比例信号为负的比例增益。在一些实施例中，比例信号的比例增益的大小根据第二累加器输出的比例增益控制信号进行设置。在一些实施例中，比例信号的比例增益的调节范围为第二累加器输出的比例增益控制信号的范围。
加法器用于将积分信号和比例信号相加，得到环路滤波电路的输出信号。
如图3B所示，相位判决电路包括第一相位判决电路、第二相位判决电路和第三相位判决电路。第一相位判决电路的输入端用于输入相位信号，第一相位判决电路的输出端构成相位判决电路的第一输出端，用于输出第一判决信号至积分增益调节电路，第一相位判决电路的输出端还连接第二相位判决电路的输入端，用于输出第一判决信号至第二相位判决电路。第二相位判决电路的输出端构成相位判决电路的第三输出端，用于输出第三判决信号至第二累加器，第二相位判决电路的输出端还连接第三相位判决电路的输入端，用于输出第三判决信号至第三相位判决电路。第三相位判决电路的输出端构成相位判决电路的第二输出端，用于输出第二判决信号至第一累加器。
第一相位判决电路用于根据输入的相位信号，生成第一判决信号并输出至积分增益调节电路和第二相位判决电路。在一些实施例中，第一相位判决电路用于在一段时间内统计输入的相位信号中超前相位信号和滞后相位信号的个数，比较超前相位信号和滞后相位信号的个数生成第一判决信号。在一些实施例中，根据当前时间段内的相位信号的状态，确定第一判决信号的电平。在一些实施例中，当前时间段内的相位信号处于超前状态、滞后状态或者正时状态。在一些实施例中，第一判决信号为正电平、负电平或者零电平。在一些实施例中，如超前相位信号的个数大于滞后相位信号的个数，则说明当前时间段内的相位信号处于超前状态，使第一判决信号为正电平；如超前相位信号的个数小于滞后相位信号的个数，则说明当前时间段内的相位信号处于滞后状态，使第一判决信号为负电平；如超前相位信号的个数等于滞后相位信号的个数，则说明当前时间段内的相位信号处于正时状态，使第一判决信号为零电平。
第二相位判决电路用于根据输入的第一判决信号，生成第三判决信号并输出至第三相位判决电路和第二累加器。在一些实施例中，第二相位判决电路用于在第一周期内采样一次第一判决信号，并根据采样的第一判决信号，生成第三判决信号。在一些实施例中，根据采样的第一判决信号的电平，确定第三判决信号的电平。在一些实施例中，若采样的第一判决信号为正电平或负电平，则使第三判决信号为正电平；若采样的第一判决信号为零电平，则使第三判决信号为负电平。
第三相位判决电路用于根据输入的第三判决信号，生成第二判决信号并输出至第一累加器。在一些实施例中，第三相位判决电路用于在第二周期内采样一次第三判决信号，并根据采样的第三判决信号，生成第二判决信号。在一些实施例中，根据采样的第三判决信号的电平，确定第二判决信号的电平。在一些实施例中，若采样的第三判决信号为正电平，则使第二判决信号为正电平；若采样的第三判决信号为负电平，则使第二判决信号为负电平。
本发明的环路滤波电路通过对输入的相位信号进行处理，生成多个判决信号，并根据这些判决信号调整比例路径和积分路径的增益，进而动态调节时钟数据恢复电路的带宽，在相位跟踪能力和抖动传输特性之间实现平衡。例如，当输入的相位信号处于超前状态时，即当输入的相位信号变化较快时，第一判决信号为正电平，第二判决信号为正电平，第三判决信号为正电平，一方面，第一累加器增加一个步长，积分步长信号为正的积分增益，且积分增益的调节范围增大，即积分路径的增益逐渐增大，另一方面，第二累加器增加一个步长，比例信号为正的比例增益，且比例增益的调节范围增大，即比例路径的增益逐渐增大，因此能增大环路带宽和对相位变化的相应速度，提高跟踪快速抖动的能力。当输入的相位信号处于滞后状态时，即当输入的相位信号变化较慢时，第一判决信号为负电平，第二判决信号为正电平，第三判决信号为正电平，一方面，第一累加器增加一个步长，积分步长信号为负的积分增益，且积分增益的调节范围增大，即积分路径的增益逐渐减小，另一方面，第二累加器增加一个步长，比例信号为负的比例增益，且比例增益的调节范围增大，即比例路径的增益逐渐减小，因此能减小环路带宽，增强对输入抖动的滤波能力，减小恢复时钟的抖动。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种环路滤波电路，其特征在于，包括；相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器；所述相位判决电路用于根据输入的相位信号生成第一判决信号、第二判决信号和第三判决信号；所述第一累加器用于根据所述第二判决信号的电平进行累加操作，生成积分增益控制信号；所述积分增益调节电路用于根据所述第一判决信号和所述积分增益控制信号，生成积分步长信号；所述第三累加器用于根据所述积分步长信号进行累加操作，生成积分信号；所述第二累加器用于根据所述第三判决信号的电平进行累加操作，生成比例增益控制信号；所述比例增益调节电路用于根据所述输入的相位信号和所述比例增益控制信号，生成比例信号；所述加法器用于将所述积分信号和所述比例信号相加，得到所述环路滤波电路的输出信号。
2.如权利要求1所述的环路滤波电路，其特征在于，所述相位判决电路包括第一相位判决电路、第二相位判决电路和第三相位判决电路；所述第一相位判决电路用于根据所述输入的相位信号，生成所述第一判决信号，所述第二相位判决电路用于根据所述第一判决信号，生成所述第三判决信号，所述第三相位判决电路用于根据所述第三判决信号，生成所述第二判决信号。
3.如权利要求2所述的环路滤波电路，其特征在于，所述第一相位判决电路用于在一段时间内统计所述输入的相位信号中超前相位信号和滞后相位信号的个数并进行比较，确定所述输入的相位信号的状态，再根据所述状态确定所述第一判决信号的电平。
4.如权利要求2所述的环路滤波电路，其特征在于，所述第二相位判决电路用于在第一周期内采样一次所述第一判决信号，并根据采样的第一判决信号的电平，确定所述第三判决信号的电平。
5.如权利要求2所述的环路滤波电路，其特征在于，所述第三相位判决电路用于在第二周期内采样一次所述第三判决信号，并根据采样的第三判决信号的电平，确定所述第二判决信号的电平。
6.如权利要求1至5中任一项所述的环路滤波电路，其特征在于，所述第一累加器用于根据所述第二判决信号的电平进行累加操作，生成积分增益控制信号具体为：若所述第二判决信号为正电平，则所述第一累加器增加一个步长；若所述第二判决信号为负电平，则所述第一累加器减少一个步长。
7.如权利要求1至5中任一项所述的环路滤波电路，其特征在于，所述积分增益调节电路用于根据所述第一判决信号和所述积分增益控制信号，生成积分步长信号具体为：若所述第一判决信号为正电平，则所述积分步长信号为正的积分增益；若所述第一判决信号为负电平，则所述积分步长信号为负的积分增益；若所述第一判决信号为零电平，则所述积分步长信号为零；所述积分步长信号的积分增益的大小根据所述第一累加器输出的积分增益控制信号进行设置。
8.如权利要求1至5中任一项所述的环路滤波电路，其特征在于，所述第二累加器用于根据所述第三判决信号的电平进行累加操作，生成比例增益控制信号具体为：若所述第三判决信号为正电平，则所述第二累加器增加一个步长；若所述第三判决信号为负电平，则所述第二累加器减少一个步长。
9.如权利要求1至5中任一项所述的环路滤波电路，其特征在于，所述比例增益调节电路用于根据所述输入的相位信号和所述比例增益控制信号，生成比例信号具体为：若所述输入的相位信号处于超前状态，则所述比例信号为正的比例增益；若所述输入的相位信号处于滞后状态，则所述比例信号为负的比例增益；所述比例信号的比例增益的大小根据所述第二累加器输出的比例增益控制信号进行设置。
10.如权利要求1至5中任一项所述的环路滤波电路，其特征在于，所述第三累加器用于根据所述积分步长信号进行累加操作，生成积分信号具体为：若所述积分步长信号为正的积分增益，则所述第三累加器增加一个积分增益；若所述积分步长信号为负的积分增益，则所述第三累加器减少一个积分增益；若所述积分步长信号为零，则所述第三累加器保持不变。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911382777.8A CN110995257B (zh) | 2019-12-28 | 2019-12-28 | 一种环路滤波电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201911382777.8A CN110995257B (zh) | 2019-12-28 | 2019-12-28 | 一种环路滤波电路 |
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| Publication Number | Publication Date |
|---|---|
| CN110995257A true CN110995257A (zh) | 2020-04-10 |
| CN110995257B CN110995257B (zh) | 2023-06-02 |
Family
ID=70078520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911382777.8A Active CN110995257B (zh) | 2019-12-28 | 2019-12-28 | 一种环路滤波电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110995257B (zh) |
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- 2019-12-28 CN CN201911382777.8A patent/CN110995257B/zh active Active
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|---|---|
| CN110995257B (zh) | 2023-06-02 |
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Legal Events
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| PB01 | Publication | ||
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| TA01 | Transfer of patent application right | ||
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Effective date of registration: 20201209 Address after: Room 9011, 9 / F, South Tower, international business center (ICC), 3000 Huandao East Road, Hengqin New District, Zhuhai City, Guangdong Province Applicant after: Core microelectronics technology (Zhuhai) Co.,Ltd. Address before: 215123 D 608, science and Technology Park, West Jiaotong University, 99 Ren Yan Road, Suzhou Industrial Park, Jiangsu Applicant before: INNOSILICON TECHNOLOGIES Co.,Ltd. |
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| GR01 | Patent grant | ||
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