CN110970461A - Mram设备及其形成方法、和mram单元 - Google Patents

Mram设备及其形成方法、和mram单元 Download PDF

Info

Publication number
CN110970461A
CN110970461A CN201910927513.XA CN201910927513A CN110970461A CN 110970461 A CN110970461 A CN 110970461A CN 201910927513 A CN201910927513 A CN 201910927513A CN 110970461 A CN110970461 A CN 110970461A
Authority
CN
China
Prior art keywords
layer
top electrode
tunnel junction
magnetic tunnel
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910927513.XA
Other languages
English (en)
Other versions
CN110970461B (zh
Inventor
吴荣堂
吴孟谕
吴思桦
李锦思
蔡瀚霆
简钰人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110970461A publication Critical patent/CN110970461A/zh
Application granted granted Critical
Publication of CN110970461B publication Critical patent/CN110970461B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/26—Thin magnetic films, e.g. of one-domain structure characterised by the substrate or intermediate layers
    • H01F10/30—Thin magnetic films, e.g. of one-domain structure characterised by the substrate or intermediate layers characterised by the composition of the intermediate layers, e.g. seed, buffer, template, diffusion preventing, cap layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/305—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
    • H01F41/307—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H01F41/34—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film in patterns, e.g. by lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。

Description

MRAM设备及其形成方法、和MRAM单元
技术领域
本申请的实施例涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
背景技术
半导体存储器用于电子设备应用的集成电路中，作为示例，电子设备应用包括无线电通信、电视、手机和个人计算设备。一种类型的半导体存储器设备涉及结合半导体技术以及磁性材料和设备的自旋电子器件。通过电子的磁矩而不是电子的电荷，使用电子的自旋来指示位。
一种这样的自旋电子器件是磁阻随机存取存储器(MRAM)阵列，其包括沿不同方向(例如，在不同金属层中彼此垂直)定位的导线(字线和位线)。导线将用作磁存储单元的磁性隧道结(MTJ)夹在中间。
发明内容
本申请的实施例提供了一种形成磁阻随机存取存储器设备的方法，包括：在通孔上方形成底部电极，通孔将底部电极电耦合至磁阻随机存取存储器(MRAM)设备的控制线；在底部电极上方形成磁隧道结(MTJ)；在磁隧道结上形成顶部电极，顶部电极的材料由第一材料形成，第一材料在10秒或小于10秒的时间内的氧化温度大于450℃。
本申请的另一实施例提供了一种磁阻随机存取存储器(MRAM)单元，包括：顶部电极，顶部电极包括氮化钛膜，顶部电极包括作为主要晶体取向浓度的晶体取向(111)；设置在顶部电极下方的磁隧道结(MTJ)；以及设置在磁隧道结下方的底部电极。
本申请的又了一实施例提供了一种磁阻随机存取存储器(MRAM)设备，包括：底部电极，底部电极通过底部电极通孔连接至下方衬底的金属部件；磁隧道结(MTJ)，设置在底部电极上方；顶部电极，设置在磁隧道结上方，顶部电极包括在10秒或或小于10秒的时间内氧化温度大于450℃的材料。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1至图7示出了根据一些实施例的用于形成磁阻随机存取存储器(MRAM)设备的工艺流程的中间步骤。
图8A和图8B示出了根据一些实施例的可用于形成MRAM设备的顶部电极的沉积室。
图9A和图9B示出了根据一些实施例的MRAM设备的顶部电极膜。
图10和图11示出了根据一些实施例的MRAM设备的各种特性。
图12示出了根据一些实施例的形成MRAM设备的工艺流程中的中间步骤。
图13示出了根据一些实施例的MRAM设备的截面图。
图14示出了根据一些实施例的MRAM设备的特性。
具体实施方式
以下公开提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在形成磁阻随机存取存储器(MRAM)设备时，在形成顶部电极之后，后续的工艺步骤包括将层图案化为单独的单元。图案化期间顶部电极和/或下层的氧化可能导致MRAM单元的磁隧道结(MTJ)的操作出现问题。特别地，氧可以抑制MTJ中的电子自旋和MTJ的自由层的磁可逆性。实施例工艺使用沉积技术，该沉积技术得到的顶部电极减少了可能由后续工艺引起的氧污染。顶部电极的晶体取向减少了下层的氧污染。例如，如下面更详细地描述的，可以使用晶体取向(面心立方)为(111)的由氮化钛制成的单层顶部电极，从而为包括MRAM单元的MTJ的自由层的下层提供氧抑制特性。也可以使用其他材料的单层、或氮化钛和其他材料的多层。氮化钛还具有在这些工艺中具有高于约450的℃相对高的氧化温度的优点。
图1至图13示出了MRAM设备10的创建的中间阶段。在图1中，示出了衬底90。在一些实施例中，衬底90可以是载体衬底，并且MRAM设备10形成在载体衬底上。MRAM设备10可以包括若干个MRAM单元区域，MRAM单元区域包括MRAM单元20和MRAM单元25。在MRAM设备10的MRAM单元的每个层制成之后，将单元图案化为单独的MRAM单元。
在一些实施例中，衬底90可以由诸如硅、硅锗等的半导体材料形成。在一些实施例中，衬底90是晶体半导体衬底，诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III-V族化合物半导体衬底等。在一个实施例中，衬底90可以包括掺杂或未掺杂的块状硅、或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗或其组合的半导体材料层，诸如绝缘体上的硅锗(SGOI)。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
在一些实施例中，衬底90可以是互连结构或重分布结构的一部分。衬底90可以由诸如介电材料的绝缘材料形成。在一些实施例中，衬底90可以包括包含介电材料的金属间介电(IMD)层或层间介电(ILD)层以及形成在其中的导电部件，该介电材料具有例如低于约3.8、低于约3.0或低于约2.5的介电常数(k值)。衬底90的绝缘材料可以由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、原硅酸四乙酯(TEOS)、黑金刚石(Applied Materials Inc.的注册商标)、含碳低k介电材料、氢硅硅氧烷(HSQ)、甲基硅氧烷(MSQ)等形成。
层100形成在衬底90上方。在一些实施例中，层100可以由诸如硅、硅锗等的半导体材料形成。在一些实施例中，层100是晶体半导体，诸如晶体硅、晶体硅碳、晶体硅锗、III-V族化合物半导体等。在一个实施例中，层100可以包括掺杂或未掺杂的块状硅、或者绝缘体上硅(SOI)衬底的有源层。
在一些实施例中，层100可以是互连结构或重分布结构的一部分。层100可以由诸如介电材料的绝缘材料形成。在一些实施例中，层100可以包括包含介电材料的金属间介电(IMD)层或层间介电(ILD)层以及诸如导电部件105的导电部件，该介电材料具有例如低于约3.8、低于约3.0或低于约2.5的介电常数(k值)。层100的绝缘材料可以由PSG、BSG、BPSG、FSG、TEOS、黑金刚石(Applied Materials Inc.的注册商标)、含碳低k介电材料、HSQ、MSQ等形成。
导电部件105可以耦合到嵌入在衬底90或层100中的有源或无源设备(例如，晶体管或其他电子组件)。例如，导电部件105可以包括晶体管的源极/漏极区域、栅电极、接触焊盘、部分通孔、部分金属线等。有源设备可以包括诸如晶体管等的各种各样的有源设备，并且无源设备可以包括诸如电容器、电阻器、电感器等的器件，有源设备和无源设备一起可以用于生成设计的期望结构和功能部分。可以使用任何合适的方法在衬底90或层100之内或之上形成有源设备和无源设备。
形成在层100中的导电部件105可以包括例如由铜或铜合金形成的接触件或金属线。在一些实施例中，导电部件105可以是互连的一部分以向将形成在MRAM设备10中的MRAM单元提供寻址。在这样的实施例中，导电部件105可以是控制线，诸如位线或字线。在一些实施例中，导电部件105可以包括其他导电材料，诸如钨、铝等。此外，导电部件105可以被形成在导电部件105下面并环绕导电部件105的导电扩散阻挡层(未示出)围绕。导电扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成。
可以通过任何合适的工艺来形成导电部件105。例如，通过形成对应于导电部件105的开口的图案化和电镀工艺，在开口中沉积导电扩散阻挡层(如果使用的话)和随后的晶种层。接下来，通过任何合适的工艺来形成导电部件105，诸如包括电镀或化学镀的镀工艺。在形成导电部件105之后，可以通过适当的蚀刻和/或抛光工艺，例如通过化学机械抛光(CMP)工艺，去除任何多余的材料以及多余的晶种层和导电扩散阻挡层。可以使用其他合适的工艺来形成导电部件105。
在一些实施例中，可以在层100上方沉积一个或多个蚀刻停止层，诸如蚀刻停止层110和/或蚀刻停止层120。在一些实施例中，蚀刻停止层110和蚀刻停止层120可以包括氮化物、氧化物、碳化物、碳掺杂的氧化物和/或其组合。在一些实施例中，蚀刻停止层110和蚀刻停止层120还可包括金属或半导体材料，诸如金属或半导体材料的氧化物、氮化物或碳化物。这样的材料可以包括例如氮化铝、氧化铝、碳化硅、氮化硅、碳化硅等。蚀刻停止层110可以由与蚀刻停止层120不同的材料或相同的材料形成。在一个实施例中，蚀刻停止层110可以由氮化铝形成，蚀刻停止层120可以由氧化铝形成。蚀刻停止层110和蚀刻停止层120可以通过任何合适的方法形成，诸如通过等离子体增强化学气相沉积(PECVD)或其他方法，诸如高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)、低压力CVD(LPCVD)、物理气相沉积(PVD)等。根据一些实施例，蚀刻停止层110和/或蚀刻停止层120也可以用作扩散阻挡层，以防止不期望的元素(诸如铜)扩散到随后形成的层中。在一些实施例中，蚀刻停止层110和/或蚀刻停止层120中的每一个可以包括一个或多个不同的层。蚀刻停止层110和/或蚀刻停止层120可以各自被沉积至总厚度在约
Figure BDA0002219314740000051
(埃)至约
Figure BDA0002219314740000052
Figure BDA0002219314740000053
之间，诸如约50埃。
在沉积蚀刻停止层120(或蚀刻停止层110，如果省略蚀刻停止层120)之后，可以通过任何合适的形成工艺使用任何合适的材料来形成介电层130。在一实施例中，介电层130可包括氧化硅网络，诸如通过或由原硅酸四乙酯(TEOS)形成的氧化硅等。介电层130可以通过任何合适的工艺形成，诸如通过等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)沉积等。可以使用诸如原硅酸四甲酯(TMOS)等的其他硅酸盐氧化物来代替TEOS。在一些实施例中，介电层130可以包括碳化硅、氮氧化硅等。
在一些实施例中，在形成介电层130之后，可以形成无氮抗反射涂层(NF-ARC)140，NF-ARC 140可以有助于后续的光图案化工艺。NF-ARC 140可以使用任何可接受的工艺来形成并且可以包括任何合适的氧化物。在一些实施例中，介电层130可以用作NF-ARC，而不是NF-ARC包括单独的层。
接下来，通过任何合适的方法形成底部电极通孔145。例如，可以使用图案化的光致抗蚀剂(未示出)通过任何合适的工艺(诸如通过光图案化工艺)在NF-ARC 140、介电层130、蚀刻停止层120和蚀刻停止层110中形成开口。可以通过使用对每一层的材料具有选择性的蚀刻剂的适当蚀刻工艺，将图案化的光致抗蚀剂的图案转印至每一层。在一些实施例中，NF-ARC 140可以用作硬掩模。在其他实施例中，可以在蚀刻用于底部电极通孔145的开口之前，在NF-ARC140上方沉积单独的硬掩模(未示出)。在通过这些开口暴露导电部件105之后，然后用导电材料填充开口以形成底部电极通孔145。
在一些实施例中，可以首先在开口中形成导电阻挡层(未示出)。导电阻挡层可以类似于上面关于导电部件105所描述的。在一些实施例中，底部电极通孔145的导电材料可以过填充通孔开口，并且使用平坦化工艺(诸如化学机械抛光(CMP)工艺)以去除底部电极通孔145的多余导电材料以及将底部电极通孔145的顶部与NF-ARC 140的顶部平坦化。在使用导电阻挡层衬垫通孔开口的实施例中，可以在NF-ARC 140上形成的导电阻挡层的多余部分也可以通过平坦化工艺来去除。
底部电极通孔145的导电材料可以通过任何合适的沉积工艺来形成，诸如通过电镀、化学镀、CVD、PVD等。底部电极通孔145的导电材料可以包括任何合适的导电材料，诸如氮化钛、铜、铝等。
参考图2，可以形成MRAM设备10的底部电极170。在一些实施例中，底部电极170可以包括单层，而在其他实施例中，底部电极170可以包括相同材料或不同材料的多个不同的层。在一些实施例中，底部电极170可以包括氮化钛、氮化钽、氮、钛、钽、钨、钴、铜等的单层。在一些实施例中，底部电极170可以包括：氮化钛、钛和氮化钛；氮化钽、钽和氮化钽；钽、氮化钽和钽；钛、氮化钛和钛；钽和氮化钛；钛和氮化钽；氮化钛和氮化钽；氮化钛和钨；氮化钽和钨；等等的多层。简而言之，在底部电极170具有多层形成的实施例中，这些层可以包括两层或更多层的单层材料。
可以使用任何合适的工艺来形成底部电极170，包括DC PVD、RFDC PVD、CVD、ALD、脉冲DC等。底部电极170可以沉积至约
Figure BDA0002219314740000071
至约
Figure BDA0002219314740000072
的厚度，但是可以考虑并可以使用其他厚度。
例如，底部电极170的第一层150可以包括氮化钽或由氮化钽组成，并且可以通过DC PVD、RFDC PVD、CVD、ALD、脉冲DC等沉积至约
Figure BDA0002219314740000073
至约
Figure BDA0002219314740000074
之间的厚度。在一些实施例中，在沉积第一层150之后，可以使用平坦化工艺以减薄和/或平坦第一层150。
参考图3，在形成第一层150之后，底部电极170的第二层160可以包括氮化钛或由氮化钛组成，并且可以通过DC PVD、RFDC PVD、CVD、ALD、脉冲DC等沉积至约
Figure BDA0002219314740000075
至约
Figure BDA0002219314740000076
之间的厚度。在一些实施例中，底部电极170的第二层160可以包括氮化钛，根据关于顶部电极190(参见图7)描述的工艺来沉积第二层160以实现主要的晶体取向(111)。
参考图4，在形成第二层160之后，可以使用诸如CMP工艺的平坦化工艺来减薄和/或平坦第二层160。在形成底部电极170之后，底部电极170的总厚度可以在约
Figure BDA0002219314740000077
至约
Figure BDA0002219314740000078
之间，但是可以考虑并可以使用其他厚度。
参考图5，在沉积MRAM设备10的底部电极170之后，可以形成磁隧道结(MTJ)结构180。MTJ结构180可以包括用于MRAM设备(诸如MRAM设备10)的MTJ的任何合适的配置。关于图6A、图6B和图6C讨论了MTJ结构180的各种配置。
参考图6A、图6B和图6C，示出了根据一些实施例的各种示例配置MTJ结构。应该理解，任何合适的结构可以用于MTJ结构180。
在图6A中，MTJ结构180的层可以包括反铁磁性层182、钉扎层184和自由层188。在图6B和图6C中，MTJ结构180还可以包括一个或多个隧道阻挡层186。在图6B中，隧道阻挡层186设置在钉扎层184和自由层188之间。在图6C中，隧道阻挡层186设置在反铁磁性层182和钉扎层184之间。隧道阻挡层186可以设置在图6C所示的每个位置中。另外，可以向MRAM设备10中合并更多的MTJ结构180的层，包括附加的隧道阻挡层、反铁磁性层、钉扎层和自由层。
反铁磁性层182形成在底部电极170上，钉扎层184形成在反铁磁性层182上方，自由层188形成在钉扎层184上方。然而，可以考虑MTJ结构180的其他布置。例如，这些层可以以相反的顺序形成。可以顺序地形成反铁磁性层182、钉扎层184和自由层188。
钉扎层184可以由例如铂锰(PtMn)形成。反铁磁性层182可以由例如铱锰(IrMn)、铂锰(PtMn)、铁锰(FeMn)、钌锰(RuMn)、镍锰(NiMn)和钯铂锰(PdPtMn)等或其合金形成。自由层188可以由钴-铁-硼(CoFeB)形成。如果MTJ结构180中包括隧道阻挡层186，则隧道阻挡层186可以由氧化镁(MgO)形成。应该认识到，MTJ结构180的各个层可以由其他材料形成。反铁磁性层182、钉扎层184、自由层188和隧道阻挡层186可以分别使用任何合适的工艺形成，例如，通过DC PVD、RFDC PVD、CVD、ALD、脉冲DC等。
参考图7，在形成MTJ结构180之后，形成顶部电极190。顶部电极190可以由氮化钛的单层或多层结构形成，而不是由可以经受氧化的氮化钽、钽和氮化钽的多层结构形成。将氮化钛单层用于MRAM设备10的顶部电极190有利地简化了形成顶部电极190的过程。此外，顶部电极190的晶体取向(111)有助于抑制氧扩散到MTJ结构180中。使用氮化钛作为顶部电极190的材料的合适沉积工艺可以得到顶部电极190的主要晶体取向(111)。也可以使用其他包括多层材料代替氮化钛，多层可以包括或可以不包括氮化钛作为顶部电极190的多层中的一层或多层。晶体取向(111)可以在以下列出的其他材料中实现，但是，晶体取向(111)可能不是主要的取向。这样，在顶部电极190的形成中使用不同于氮化钛的材料的实施例中，较厚的顶部电极190可以提供更好的保护以防止MTJ结构180的氧化。
在一些实施例中，顶部电极190可以包括氮化钛、氮化钽、钛、钽、钨、钴、铜等的单层。在一些实施例中，顶部电极190可以包括：氮化钛、钛和氮化钛；氮化钽、钽和氮化钽；钽、氮化钽和钽；钛、氮化钛和钛；钽和氮化钛；钛和氮化钽；氮化钛和氮化钽；氮化钛和钨；氮化钽和钨；等等的多层。简而言之，具有多层结构的顶部电极190可以包括两层或更多层的单层材料。
在顶部电极190包含氮化钛的实施例中，顶部电极190可以沉积至约
Figure BDA0002219314740000091
到约
Figure BDA0002219314740000092
的厚度，诸如约
Figure BDA0002219314740000093
但是可以考虑并可以使用其他厚度。在顶部电极190包含不包括氮化钛的材料的实施例中，可以表现出非主要的(111)晶体取向。在这样的实施例中，顶部电极190可以沉积至约
Figure BDA0002219314740000094
到约
Figure BDA0002219314740000095
的厚度(诸如约
Figure BDA0002219314740000096
)、或者约
Figure BDA0002219314740000097
到约
Figure BDA0002219314740000098
的厚度(诸如约
Figure BDA0002219314740000099
)，但是可以考虑并可以使用其他厚度。通常，较厚的顶部电极190提供了更好地抑制氧渗透的能力，但是，使用由具有主要(111)晶体取向的氮化钛制成的顶部电极190允许顶部电极190的厚度可以减小，以实现与不包含具有主要(111)晶体取向的氮化钛的较厚的顶部电极190具有相同的氧抑制效果。在一些实施例中，由具有主要的(111)晶体取向的氮化钛制成的顶部电极190的厚度可以在由不包含(111)主要晶体取向的氮化钛的材料制成的顶部电极的厚度的约25％至约60％之间。这可以有利地得到更薄的膜堆叠。在形成顶部电极190时，工件(例如，MRAM设备10)可以通过任何可接受的工具(包括位于静电卡盘中的加热控制元件)、通过灯加热器等被预加热。在一些实施例中，在沉积顶部电极190之前或之后可以使用预清洁工艺，包括等离子体处理、加热、氮气处理等。
参考图8A和图8B，顶部电极190可以使用任何合适的工艺来形成，包括DC PVD、偏置DC PVD、RFDC PVD和具有磁控管的RFDC PVD。对于DC PVD和偏置DC PVD，图8A示出了示例的沉积室。对于RFDC PVD和具有磁控管的RFDC PVD，图8B示出了示例的沉积室。诸如将被制成MRAM设备10的工件11被放置在诸如静电卡盘810的卡盘上。靶830被放置在腔室内作为沉积在工件11上的材料的源。阴极820可以使用电压和/或射频(RF)被偏置。可以控制工件11与靶之间的距离D1。在图8B中，可以使用磁控管835并将其定位在靶上方，并且可以控制磁控管835与靶830之间的距离D2。
靶830由待沉积在工件11上的材料制成。在形成MRAM设备10的顶部电极190时，对于顶部电极190的一层或多层中的每一层，待沉积的材料可以包括诸如钛或钽的金属。在使用多层顶部电极190的实施例中，可以对于每一层将靶830从一种材料改变为另一种材料。当靶830被腔室中产生的等离子体撞击时，材料将从靶830向工件11转移。在沉积氮化钛的情况下，靶可以由钛或氮化钛制成。在靶由钛制成的实施例中，当钛从靶向工件11转移时，包括氮的工艺气体840可以在沉积之前或沉积过程中直接将钛氮化，从而在工件11上形成氮化钛层。靶830可以大于工件11的尺寸以提高沉积的膜的均匀性。可以定义目标830的形状，诸如圆形、矩形、椭圆形、卵圆形、正方形、三角形、规则或不规则多边形等等。在一些实施例中，靶830的形状可以与工件11(例如，MRAM设备10)相同。工艺气体840还可以包括在工件11和靶830之间引入的惰性气体。可以使用氩气(Ar)，但是在本文中认识到，在一些应用中除氩气之外或代替氩气，可以使用其他惰性气体或非惰性气体作为工艺气体840。例如，可以使用氩气和氮气的混合物以从钛靶沉积氮化钛。
参考图8A，首先描述偏置DC PVD操作。在偏置DC PVD操作中，在工件11和靶830之间施加DC电压。例如，可以相对于工件11将负DC偏置施加到靶830。因此，靶830是阴极并且工件11是阳极。作为施加DC电压的结果，在工件11和靶830之间建立了电场。工件11可以被接地并且0可以对靶83相对于地提供负偏压。在电场的影响下，电子离开靶830并向工件11加速。在偶然与诸如惰性工艺气体的工艺气体840的原子碰撞时，电子使工艺气体840的原子电离，产生新的自由电子和惰性气体离子。由于惰性气体离子带正电，因此被吸引到负偏压的靶830。惰性气体离子与靶标830碰撞，并且驱逐靶830的材料的靶原子远离靶830。靶原子落在有助于顶部电极190形成的工件11(例如，MRAM设备10)上。在此应理解，上述单个电离事件具有示例性性质，并且实际上发生了许多涉及许多电子和惰性气体原子的电离事件。此外，除了电子离开靶830之外，在电离事件中产生的电子还可以朝着工件11加速并电离工艺气体840的其他惰性气体原子。以这种方式，在靶830和工件11之间形成包括许多电子和离子的等离子体，从而导致从靶830溅射出许多原子并形成为顶部电极190。
使用偏置DC PVD，其中顶部电极190包括氮化钛，当DC功率范围在约1kW到30kW之间(诸如约10kW)时(但是可以考虑使用其他值)，氮化钛可以形成为具有合适的晶体取向。DC偏置电压可以在约200V至约900V之间(诸如约500V)，但是可以考虑并可以使用其他值。电流控制可以在约5A至约35A之间(诸如约10A)，但是可以考虑并可以使用其他值。工艺气体可以包括氮气(N2)和氩气(Ar)，并且可以在约10sccm至1000sccm之间(诸如约400sccm)流动，但是可以使用其他流速。可以在约10至400mTorr之间(诸如约50mTorr)的压力下提供工艺气体，但是可以使用其他压力。可以将工件11(例如，MRAM设备10)加热到约200℃至约450℃之间(诸如约300
Figure BDA0002219314740000111
但是可以使用其他温度。
仍然参考图8A，DC PVD也可以无偏置地使用。在DC PVD中，从工艺气体840产生等离子体而不使用偏压控制。等离子体产生工艺气体840的自由基和离子包括击中靶830并将材料从靶830中释放出来，自由基和离子在所有方向上扩散。从自由基和离子到材料的能量转移引起材料在包括朝着工件11的各个方向上加速，从而导致从靶830溅射出许多原子并形成为顶部电极190。
使用偏置DC PVD，其中顶部电极190包括氮化钛，当DC功率范围在约1kW到30kW之间(诸如约10kW)时(但是可以考虑使用其他值)，氮化钛可以形成为具有合适的晶体取向。工艺气体840可以包括氮气(N2)和氩气(Ar)，并且可以在约10sccm至1000sccm之间(诸如约400sccm)流动，但是可以使用其他流速。可以在约1至100mTorr之间的压力(诸如约50mTorr)下提供工艺气体840，但是可以使用其他压力。可以将工件11(包括MRAM设备10)加热到约200℃至约450℃之间(诸如约
Figure BDA0002219314740000121
但是可以使用其他温度。
参考图8B，描述了RF PVD和RFDC PVD操作。RF PVD和RFDC PVD技术均以与偏置DC操作类似的方式操作。然而，在RF PVD操作中，可以施加RF电压(即，AC)偏置而不是DC功率。在RFDC PVD操作中，将同时施加RF电压偏置和DC偏置。包括RF偏置，在每个半周期期间内在靶830上收集的任何正电荷在随后的半周期内被抵消，从而防止了随着时间的推移大量电荷累积。
使用RF PVD或RFDC PVD，其中顶部电极190包括氮化钛，当RF偏置频率大于或等于约13.56MHz(诸如大于约40MHz)时(但是可以考虑使用其他值)，氮化钛可以形成为具有合适的晶体取向。AC偏置功率可以控制在约100W至约1000W之间(诸如约500W)，但是可以使用其他值。在还使用DC偏置(RFDC PVD)的情况下，DC功率可以在约1kW至30kW的范围内(诸如约5kW)，但是可以使用其他值。DC偏置电压可以在约200V至约900V之间(诸如约500V)，但是可以考虑并可以使用其他值。直流电流控制可以在约5A至约35A之间(诸如约10A)、或者在约15A至约25A之间(诸如约20A)，但是可以考虑并可以使用其他值。工艺气体840可以包括氮气(N2)和氩气(Ar)，并且可以在约10sccm至1500sccm之间(诸如约400sccm)流动，但是可以使用其他流速。可以在约10至400mTorr之间(诸如约50mTorr)的压力下提供工艺气体840，但是可以使用其他压力。可以将工件11(例如，MRAM设备10)加热到约200℃至约450℃之间(诸如约300
Figure BDA0002219314740000122
但是可以使用其他温度。从工件(例如，MRAM设备10)到靶的间隔距离D1可以在约55至65mm之间(诸如约60mm)，但是可以使用其他值。
在一些实施例中，诸如图8B所示，可使用磁控管835。包括DC PVD、偏置DC PVD、RFPVD和RFDC PVD的先前描述的任何沉积技术都可以使用磁控管835。可以通过使用磁控管布置可以提高沉积工艺的效率。在磁控PVD沉积系统中，可以使用磁体以在靶830附近生成磁场。得到的磁场的方向基本上垂直于靶830的大部分区域上的电场。电子基本上被限制到这些交叉的场中，因此等离子体基本上集中在靶830的附近。这种限制降低了电子与工件11之间有害碰撞的可能性，并增加了沉积工艺的效率。从靶830到磁控管835的间隔距离D2可以在约38至46mm之间，诸如约42mm，但是可以使用其他值。
在一些实施例中，可以使用脉冲。可以在有或没有工艺气体840的情况下，在真空下以脉冲操作执行若干个沉积周期。在其他实施例中，可以使用其他沉积技术，诸如ALD、CVD等。
通过生长具有强(111)晶体取向的晶体膜，可以实现在MRAM设备10的后续工艺中获得期望的晶体膜以减轻氧效应。可以通过使用低能量沉积技术来实现生长取向晶粒。在低能量沉积技术中，电子能量比在高能量沉积中受到更多的控制。使用偏置控制可在维持高强度的同时使用较低的离子能量。射频偏压也可以提供强的强度，但是也可以增加离子能量。离子携带的能量比期望的多，使用磁控管835可以抵消和控制一些离子的多余能量。当靶材料的离子轰击工件11时，由于离子是低能量的，因此它们不太可能移动、移位或损坏已经沉积在工件11上的其他原子。损失电子会积累靶材料的离子并使离子去离子，从而形成(111)取向的晶体结构。
参考图9A和图9B，示出了使用两种不同沉积技术的示例的顶部电极190层。在图9A中，使用DC偏压，从而产生强取向的晶体膜。膜的顶部也是很平坦的。相反，氮化钽的顶表面比图9A所示的氮化钛膜的顶面粗糙。在包括氮化钽层和氮化钛层的实施例中，氮化钛层的顶面将比氮化钽层的顶面平坦。图9A中描绘的顶部电极190可以在形成MRAM设备10的后续工艺中更好地抵抗氧渗透。在图9B中，不使用偏压。结果，晶粒取向不强，顶面更粗糙。
参考图10，在一些实施例中，顶部电极190可以沉积为表现强的晶体取向(111)。曲线图1010示出了在不同工艺条件下展示的晶格平面中，标记1020处的晶体取向(111)的强度最大。曲线图1010示出了在不同工艺条件下展示的晶格平面中，标记1030处的晶体取向(200)的强度第二大。(111)处的晶体取向强度可以比(200)处的晶体取向强度大约25％至约100％。
参考图11，可以沉积顶部电极190以控制膜应力。在一些实施例中，顶部电极190的拉应力可以被控制为大于约400Mpa，但是可以考虑并可以使用其他值。将顶部电极190的膜的应力控制为大于约400Mpa也有助于防止氧渗透MTJ结构180。如图11的曲线图1110所示，随着AC偏压的增加，在不同的衬底温度下膜应力可以增加。在一些实施例中，顶部电极190可以被诸如碳或硅的适当掺杂剂掺杂，以增加和/或进一步控制膜应力。可以将碳掺杂到约1.0×1022cm-3至约1.0×1024cm-3之间的浓度。可以将硅掺杂至约1.0×1022cm-3至约1.0×1024cm-3之间的浓度。可以在形成顶部电极190的过程中原位掺杂、或者可以通过随后的离子注入来掺杂硅或碳。较高浓度的掺杂剂在顶部电极190中表现出更大的应力。选择具有在上述范围内的掺杂浓度的碳和/或硅可以提供可调的膜应力，而不会负面影响顶部电极190的导电性能。也可以考虑并且可以代替使用其他掺杂剂浓度。
参考图12，在形成顶部电极190之后，可以将顶部电极190减薄至期望的厚度。可以通过任何合适的工艺来完成减薄。在一些实施例中，可以执行离子束蚀刻清洁工艺以将顶部电极190减薄到期望的厚度。在其他实施例中，可以使用湿蚀刻。在其他实施例中，可以使用化学机械抛光(CMP)工艺。
参考图13，示出了已被图案化为单独的MRAM单元(诸如MRAM单元20、MRAM单元30和MRAM单元40)的MRAM设备10的截面图。图13的截面是MRAM设备10的垂直于图12所示的截面的截面。
可以使用任何合适的技术(诸如光图案化技术)来图案化每个MRAM单元。在图案化期间，因为顶部电极190的强晶体取向(111)，所以减少或消除了MTJ结构180的氧渗透。选择顶部电极190的材作为氮化钛也有助于减少或消除MTJ结构180的氧渗透。在将MRAM设备10图案化成MRAM单元之后，保护介电层210可以沉积在MTJ结构的侧壁上，以保护MTJ结构免受通过侧壁表面的氧化。保护介电层210可以包括通过任何合适的技术(诸如PVD、CVD等)形成的氮化硅或另一种合适的材料。介电材料层215可以沉积在MRAM设备中的若干个MRAM单元上方。介电材料层215可以包括通过任何合适的技术(诸如PVD、CVD等)形成的氮化硅或另一种合适的材料。MRAM设备10得到的MRAM单元20可以在顶部电极190和MTJ结构180之间具有界面，其中顶部电极190的底面和MTJ结构180的顶表横跨整个表面配合，即从侧壁到侧壁的横向延伸，使得顶部电极190的底面和MTJ结构180的顶面均不超出彼此横向延伸。换句话说，MTJ结构180和顶部电极190可以在它们各自的横向范围具有共享的界面。
因为顶部电极190由在较高温度下氧化的材料形成并且具有晶体取向(111)，所以在形成保护介电层210和介电材料层215期间，顶部电极190的顶面可以保持不受保护。这些材料的常规形成可能需要单独的保护层/氧阻挡层，因为顶部电极190可以包括氮化钛并且具有晶体取向(111)，所以顶部电极190可以阻挡氧在随后的工艺步骤中渗透。在形成介电材料层215之后，可以在例如MRAM设备10的每组MRAM单元上方形成单元间隙填充材料层220。单元间隙填充材料层220可以由，诸如氧化硅、聚酰亚胺、PBO、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、掺氟硅玻璃(FSG)、原硅酸四乙酯(TEOS)等任何合适的材料、或者使用诸如CVD、PVD、ALD、可流动CVD等任何合适的沉积技术(形成。
在形成单元间隙填充材料层220之后，设备间隙填充材料层230可以形成在所有管芯上方，管芯包括在同一工件上形成的MRAM设备10和相邻的MRAM设备。可以使用与以上关于单元间隙填充材料层220讨论的材料和技术相似的材料和技术来形成设备间隙填充材料层230。在形成设备间隙填充材料层230之后，可以通过例如CMP工艺或其他合适的工艺来平坦化设备间隙填充材料，以设备间隙填充材料层230的顶面平坦。
在平坦了设备间隙填充材料层230之后，可以在设备间隙填充材料层230上方沉积可选的掩模层240和可选的掩模层250。可选的掩模层240和250可以用作蚀刻停止层，并且可以使用分别与上面关于蚀刻停止层110和蚀刻停止层120所讨论的材料和工艺相似的材料和工艺来形成可选的掩模层240和250。
接下来，可以在可选的掩模层250上方形成绝缘层260。绝缘层260可以由聚合物、聚酰亚胺、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、原硅酸四乙酯(TEOS)、黑钻石(Applied Materials Inc.的注册商标)、含碳低k介电材料、氢硅氢氧烷(HSQ)、甲基硅氧烷(MSQ)等形成。绝缘层260可以使用任何合适的方法形成，诸如旋涂、等离子体增强化学气相沉积(PECVD)或其他诸如高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)、低压CVD(LPCVD)、物理气相沉积(PVD)等的方法。
可以通过图案化绝缘层260以在其中形成与接触件270相对应的开口来形成接触件270。可以使用任何可接受的图案化技术来形成开口，例如，在绝缘层260上方形成光致抗蚀剂掩模。在一些实施例中，使用自对准工艺来形成开口。开口的底部可以暴露每个MRAM单元的基本上所有的顶部电极190。可以使用与以上关于图1的导电部件105所讨论的那些类似的工艺和材料来形成接触件270。
在形成接触件270之后，可以通过任何合适的工艺在绝缘层260上方形成第一互连(未示出)，并且可以在层100下方形成第二互连(如果尚未在例如层100和导电部件105中提供)。第一互连和第二互连可以向每个MRAM单元提供诸如位线和字线的寻址能力，使得每个MRAM单元是可单独寻址的。
参考图14，曲线图1410示出了改变MTJ结构180的电子自旋的示例电压流。流动的矩形形状表示电子自旋反转起作用。本领域的技术人员将理解，图14中的示例是通过说明的方式提供的，并且不旨在进行限制。在该示例中，当电子自旋在一个方向上时，跨MTJ结构180的欧姆值可以在约190Ω至约200Ω之间。当电子自旋反转时，跨MTJ结构180的欧姆值可以在约250Ω至约285Ω之间。为了改变电子自旋，跨MTJ结构180施加约1.25V的正电压①，去除电压②，然后跨MTJ结构180施加约-1.25V的负电压③。可以去除电压④。为了再次改变电子自旋，可以跨MTJ结构180施加正电压⑤，然后去除⑥。
在一些实施例中，可以执行晶圆屈服和接受测试以测试电子自旋可逆性。由于用于形成顶部电极190的工艺，与使用常规工艺和材料时相比，由于更多的MRAM单元包括起作用的电子自旋可逆性，因此提高了产量。
根据前述内容，应当理解，MRAM设备10具有许多优点。例如，在随后的工艺步骤中，选择顶部电极190的材料和形成并形成顶部电极190，以防止允许氧渗透到MTJ结构180中。特别地，顶部电极190的结构具有面心立方晶体取向(111)的峰值浓度，控制应力特性以提供大于约400Mpa的应力膜。在一些实施例中，顶部电极190的材料也可以包括氮化钛，其具有在这些工艺中发生氧化的相对较高的温度的优点(例如，大于约450℃的短持续时间10秒或更短、或者大于约100℃，经历的持续时间超过70秒)。由于氮化钛具有抗氧化性，因此不太可能发生氧从氧化的氮化钛颗粒向MTJ结构180的扩散。这样，减轻或防止了氧向MTJ结构180的扩散或渗透，从而防止了MTJ结构180的电子可逆性缺陷。
此外，相对于传统设备，MRAM设备10的晶圆接受测试和电路探针成品率得到改善。而且，可以缩短和节省用于MRAM设备10的工艺流程，例如，用于顶部电极190的保护掩模(或多个掩模)的成本。
实施例是一种方法，包括在通孔上方形成底部电极，所述通孔将所述底部电极电耦合至磁阻随机存取存储器(MRAM)设备的控制线。在所述底部电极上方形成磁隧道结(MTJ)。在所述磁隧道结上形成顶部电极，所述顶部电极的材料由第一材料形成，所述第一材料在10秒或小于10秒的时间内的氧化温度大于450℃。
另一个实施例是一种方法，包括形成磁阻随机存取存储器(MRAM)设备的底部电极。在底部电极上方形成磁隧道结(MTJ)，MTJ包括反铁磁性层，钉扎层和自由层。顶部电极形成在MTJ上方，顶部电极物理耦合至MTJ的自由层，顶部电极包括氮化钛。
另一个实施例是一种磁阻随机存取存储器(MRAM)单元，包括顶部电极，所述顶部电极包括氮化钛膜，所述顶部电极包括作为主要晶体取向浓度的晶体取向(111)。MRAM单元还包括设置在所述顶部电极下方的磁隧道结(MTJ)；以及设置在所述磁隧道结下方的底部电极。
另一个实施例是一种磁阻随机存取存储器(MRAM)设备，包括底部电极，所述底部电极通过底部电极通孔连接至下方衬底的金属部件。MRAM设备还包括设置在所述底部电极上方的磁隧道结(MTJ)和设置在所述磁隧道结上方的顶部电极，所述顶部电极包括在10秒或或小于10秒的时间内氧化温度大于450℃的材料。
在一些实施例中，本申请涉及一种形成磁阻随机存取存储器设备的方法，包括：在通孔上方形成底部电极，通孔将底部电极电耦合至磁阻随机存取存储器(MRAM)设备的控制线；在底部电极上方形成磁隧道结(MTJ)；在磁隧道结上形成顶部电极，顶部电极的材料由第一材料形成，第一材料在10秒或小于10秒的时间内的氧化温度大于450℃。
在上述方法中，形成磁隧道结包括：形成反铁磁性层；在反铁磁性层上方形成钉扎层；以及在钉扎层上方形成自由层。
在上述方法中，形成磁隧道结还包括：在反铁磁性层与钉扎层之间或在钉扎层与自由层之间形成隧道阻挡层。
在上述方法中，第一材料包括氮化钛。
在上述方法中，第一材料是具有最多晶格面取向为(111)的晶体的晶体结构。
在上述方法中，还包括：将顶部电极和磁隧道结成形为锥形；以及在顶部电极的侧壁和磁隧道结的侧壁上方形成介电保护层，其中，顶部电极的顶面没有介电保护层，并且其中磁隧道结的顶面没有介电保护层。
在上述方法中，还包括：在顶部电极上方形成介电材料；以及形成穿过介电材料的导电通孔，导电通孔的底面完全覆盖顶部电极的顶面。
在一些实施例中，本申请还涉及一种磁阻随机存取存储器(MRAM)单元，包括：顶部电极，顶部电极包括氮化钛膜，顶部电极包括作为主要晶体取向浓度的晶体取向(111)；设置在顶部电极下方的磁隧道结(MTJ)；以及设置在磁隧道结下方的底部电极。
在上述MRAM单元中，磁隧道结包括：反铁磁性层，耦合至底部电极；钉扎层，位于反铁磁性层上方；以及自由层，位于钉扎层上方。
在上述MRAM单元中，磁隧道结还包括：隧道阻挡层，设置在反铁磁性层与钉扎层之间或钉扎层与自由层之间。
在上述MRAM单元中，磁隧道结和顶部电极在其各自的横向范围上具有共享的界面。
在上述MRAM单元中，顶部电极还包括第二膜，第二膜包括钽。
在上述MRAM单元中，第二膜是氮化钽，并且其中，顶部电极的上表面比第二膜的上表面平坦。
在上述MRAM单元中，顶部电极具有大于400Mpa的拉应力。
在一些实施例中，本申请还涉及一种磁阻随机存取存储器(MRAM)设备，包括：底部电极，底部电极通过底部电极通孔连接至下方衬底的金属部件；磁隧道结(MTJ)，设置在底部电极上方；顶部电极，设置在磁隧道结上方，顶部电极包括在10秒或或小于10秒的时间内氧化温度大于450℃的材料。
在上述MRAM设备中，磁隧道结包括：反铁磁性层，耦合至底部电极；钉扎层，位于反铁磁性层上方；以及自由层，位于钉扎层上方。
在上述MRAM设备中，磁隧道结还包括：隧道阻挡层，设置在反铁磁性层与钉扎层之间或钉扎层与自由层之间。
在上述MRAM设备中，还包括：保护介电层，设置在磁隧道结的侧壁和顶部电极的侧壁上，其中磁隧道结的顶面和顶部电极的顶面没有保护介电层。
在上述MRAM设备中，还包括：导电件，耦合至顶部电极并且延伸穿过介电层，其中，导电件的底面完全覆盖顶部电极的顶面。
在上述MRAM设备中，顶部电极的顶面没有介电材料。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种形成磁阻随机存取存储器设备的方法，包括：
在通孔上方形成底部电极，所述通孔将所述底部电极电耦合至磁阻随机存取存储器(MRAM)设备的控制线；
在所述底部电极上方形成磁隧道结(MTJ)；
在所述磁隧道结上形成顶部电极，所述顶部电极的材料由第一材料形成，所述第一材料在10秒或小于10秒的时间内的氧化温度大于450℃。
2.根据权利要求1所述的方法，其中，形成所述磁隧道结包括：
形成反铁磁性层；
在所述反铁磁性层上方形成钉扎层；以及
在所述钉扎层上方形成自由层。
3.根据权利要求2所述的方法，其中，形成所述磁隧道结还包括：
在所述反铁磁性层与所述钉扎层之间或在所述钉扎层与所述自由层之间形成隧道阻挡层。
4.根据权利要求1所述的方法，其中，所述第一材料包括氮化钛。
5.根据权利要求1所述的方法，其中，所述第一材料是具有最多晶格面取向为(111)的晶体的晶体结构。
6.根据权利要求1所述的方法，还包括：
将所述顶部电极和磁隧道结成形为锥形；以及
在所述顶部电极的侧壁和所述磁隧道结的侧壁上方形成介电保护层，其中，所述顶部电极的顶面没有所述介电保护层，并且其中所述磁隧道结的顶面没有所述介电保护层。
7.一种磁阻随机存取存储器(MRAM)单元，包括：
顶部电极，所述顶部电极包括氮化钛膜，所述顶部电极包括作为主要晶体取向浓度的晶体取向(111)；
设置在所述顶部电极下方的磁隧道结(MTJ)；以及
设置在所述磁隧道结下方的底部电极。
8.根据权利要求7所述的磁阻随机存取存储器单元，其中，所述磁隧道结包括：
反铁磁性层，耦合至所述底部电极；
钉扎层，位于所述反铁磁性层上方；以及
自由层，位于所述钉扎层上方。
9.根据权利要求8所述的磁阻随机存取存储器单元，其中，所述磁隧道结还包括：
隧道阻挡层，设置在所述反铁磁性层与所述钉扎层之间或所述钉扎层与所述自由层之间。
10.一种磁阻随机存取存储器(MRAM)设备，包括：
底部电极，所述底部电极通过底部电极通孔连接至下方衬底的金属部件；
磁隧道结(MTJ)，设置在所述底部电极上方；
顶部电极，设置在所述磁隧道结上方，所述顶部电极包括在10秒或或小于10秒的时间内氧化温度大于450℃的材料。
CN201910927513.XA 2018-09-28 2019-09-27 Mram设备及其形成方法、和mram单元 Active CN110970461B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862738681P 2018-09-28 2018-09-28
US62/738,681 2018-09-28
US16/559,207 2019-09-03
US16/559,207 US11107980B2 (en) 2018-09-28 2019-09-03 MRAM fabrication and device

Publications (2)

Publication Number Publication Date
CN110970461A true CN110970461A (zh) 2020-04-07
CN110970461B CN110970461B (zh) 2022-06-28

Family

ID=69946543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910927513.XA Active CN110970461B (zh) 2018-09-28 2019-09-27 Mram设备及其形成方法、和mram单元

Country Status (5)

Country Link
US (3) US11107980B2 (zh)
KR (1) KR102318307B1 (zh)
CN (1) CN110970461B (zh)
DE (1) DE102019124193A1 (zh)
TW (1) TWI743567B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545619B2 (en) * 2020-07-21 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device structure and method for forming the same
US11355392B2 (en) * 2020-08-07 2022-06-07 Micron Technology, Inc Conductive via of integrated circuitry, memory array comprising strings of memory cells, method of forming a conductive via of integrated circuitry, and method of forming a memory array comprising strings of memory cells
US20220302375A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with memory device and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200900A1 (en) * 2009-02-12 2010-08-12 Kabushiki Kaisha Toshiba Magnetoresistive element and method of manufacturing the same
US20130001652A1 (en) * 2011-07-01 2013-01-03 Masatoshi Yoshikawa Magnetoresistive element and method of manufacturing the same
CN104659206A (zh) * 2013-11-15 2015-05-27 台湾积体电路制造股份有限公司 形成电压特性改进的电阻式随机存取存储器及其形成方法
US20170069837A1 (en) * 2013-06-05 2017-03-09 SK Hynix Inc. Electronic device and method for fabricating the same
CN107887393A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 具有单一底部电极层的存储器装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593862B2 (en) 2007-02-12 2013-11-26 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory having magnetic tunnel junction with perpendicular magnetic anisotropy
US8049305B1 (en) 2008-10-16 2011-11-01 Intermolecular, Inc. Stress-engineered resistance-change memory device
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8593854B1 (en) 2012-05-21 2013-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming conductive path in resistive random-access memory device
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9349953B2 (en) 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US20140284534A1 (en) 2013-03-22 2014-09-25 Toshihiko Nagase Magnetoresistive element and manufacturing method thereof
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
KR102426415B1 (ko) 2015-06-26 2022-07-29 인텔 코포레이션 대칭 고정 층을 갖는 수직 자기 메모리
US10454021B2 (en) 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
KR102446863B1 (ko) * 2016-02-22 2022-09-23 삼성전자주식회사 메모리 소자 및 그 제조방법
TWI688131B (zh) 2016-09-14 2020-03-11 日商東芝記憶體股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200900A1 (en) * 2009-02-12 2010-08-12 Kabushiki Kaisha Toshiba Magnetoresistive element and method of manufacturing the same
US20130001652A1 (en) * 2011-07-01 2013-01-03 Masatoshi Yoshikawa Magnetoresistive element and method of manufacturing the same
US20170069837A1 (en) * 2013-06-05 2017-03-09 SK Hynix Inc. Electronic device and method for fabricating the same
CN104659206A (zh) * 2013-11-15 2015-05-27 台湾积体电路制造股份有限公司 形成电压特性改进的电阻式随机存取存储器及其形成方法
CN107887393A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 具有单一底部电极层的存储器装置

Also Published As

Publication number Publication date
DE102019124193A1 (de) 2020-04-02
CN110970461B (zh) 2022-06-28
US11864467B2 (en) 2024-01-02
TW202027309A (zh) 2020-07-16
KR102318307B1 (ko) 2021-10-29
US20200106009A1 (en) 2020-04-02
US20210391534A1 (en) 2021-12-16
TWI743567B (zh) 2021-10-21
US11107980B2 (en) 2021-08-31
US20230389438A1 (en) 2023-11-30
KR20200037102A (ko) 2020-04-08

Similar Documents

Publication Publication Date Title
US20210312965A1 (en) Magnetic tunnel junction device and method of forming same
US10964888B2 (en) Magnetic tunnel junctions
US11665971B2 (en) Metal etching stop layer in magnetic tunnel junction memory cells
US11864467B2 (en) MRAM fabrication and device
US11411176B2 (en) Gradient protection layer in MTJ manufacturing
US20040087163A1 (en) Method for forming magnetic clad bit line
CN102956815B (zh) 磁阻随机存取存储器(mram)器件及其制造方法
TW202131406A (zh) 使用電漿處理的金屬膜蝕刻方法
JP2023517839A (ja) 逆ワイド・ベース二重磁気トンネル接合デバイス
US11849644B2 (en) Method of fabricating magneto-resistive random access memory (MRAM)
US20220336732A1 (en) Method of fabricating magneto-resistive random access memory (mram)
US11569438B2 (en) Magnetoresistive random-access memory device
US20230008029A1 (en) Novel target for mram

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant