KR102318307B1 - Mram 제조 및 디바이스 - Google Patents

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Abstract

자기 터널 접합부(Magnetic Tunnel Junction; MTJ) 위의 자기저항 랜덤 액세스 메모리 디바이스(Magnetoresistive Random Access Memory; MRAM)의 상부 전극은 탄탈, 질화탄탈 및/또는 탄탈과 질화탄탈을 포함하는 다층을 사용하는 상부 전극보다는, (111) 결정 구조로 배향된 질화티탄의 필름을 사용하여 형성된다.

Description

MRAM 제조 및 디바이스{MRAM FABRICATION AND DEVICE}
우선권 주장 및 교차 참조
본 출원은 2018년 9월 28일자로 출원되고, 발명의 명칭이 “MRAM 제조 및 디바이스(MRAM Fabrication and Device)”인 미국 가출원 제62/738,681호의 이점을 향유하며, 이 미국 특허의 전체 내용은 참조에 의해 여기에 포함된다.
반도체 메모리는, 예컨대 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 디바이스를 포함하는 전자 어플리케이션을 위한 집적 회로에서 사용된다. 한가지 타입의 반도체 메모리 디바이스는, 반도체 기술과 자성 재료 및 디바이스를 조합하는 스핀 일렉트로닉스(spin electronics)를 필요로 한다. 전자의 스핀은 전자의 전하보다는 그 자기 모멘트를 통해 비트를 나타내는 데 사용된다.
한가지 그러한 전자 디바이스는 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 어레이로, 상이한 방향, 예컨대 상이한 금속층에서 서로 수직하게 위치 설정되는 도전성 라인(워드 라인 및 비트 라인)들을 포함한다. 도전성 라인들은 자기 터널 접합부(Magnetic Tunnel Junction; MTJ)를 사이에 끼워, 자기 메모리 셀로서 기능한다.
실시예는, 비아 위에 저부 전극을 형성하는 단계로서, 비아는 저부 전극을 자기저항 랜덤 액세스 메모리 디바이스(MRAM)를 위한 제어 라인에 전기적으로 커플링하는 것인 저부 전극 형성 단계를 포함하는 방법이다. 자기 터널 접합부(MTJ)가 저부 전극 위에 형성된다. 상부 전극이 MTJ 위에 형성되고, 상부 전극의 재료는 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 제1 재료로 형성된다.
다른 실시예는, 자기저항 랜덤 액세스 메모리 디바이스(MRAM)의 저부 전극을 형성하는 단계를 포함하는 방법이다. 자기 터널 접합부(MTJ)는 저부 전극 위에 형성되고, MTJ는 반강자성층, 피닝층 및 자유층을 포함한다. 상부 전극은 MTJ 위에 형성되고, 상부 전극은 MTJ의 자유층에 물리적으로 커플링되며, 질화티탄을 포함한다.
다른 실시예는, 질화티탄 필름을 포함하고, 우세한 결정 방위 농도(dominant crystal orientation concentration)로서 결정 방위 (111)을 포함하는 상부 전극을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀이다. MRAM 셀은 상부 전극 아래에 배치되는 자기 터널 접합부(MTJ)와, MTJ 아래에 배치되는 저부 전극을 더 포함한다.
다른 실시예는, 저부 전극 비아에 의해 하부 기판의 금속 피쳐에 접속되는 저부 전극을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스이다. MRAM 디바이스는 저부 전극 위에 배치되는 자기 터널 접합부(MTJ)와, MTJ 위에 배치되고, 10초 이하에서 450 ℃의 산화 온도를 갖는 재료를 포함하는 상부 전극을 더 포함한다.
본 개시의 양태는 아래의 상세한 설명을 첨부도면과 함께 읽어볼 때에 가장 잘 이해된다. 업계에서의 표준 관례에 따르면, 다양한 피쳐들이 실척으로 도시되지 않는다는 점에 주목하라. 사실상, 다양한 피쳐들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 7은 몇몇 실시예에 따른 자기저항 랜덤 액세스 메모리(MRAM) 디바이스를 형성하는 프로세스 흐름을 위한 중간 단계를 예시하는 도면.
도 8a 및 도 8b는 몇몇 실시예에 따른 MRAM 디바이스의 상부 전극을 형성하는 데 사용 가능한 성막실을 예시하는 도면.
도 9a 및 도 9b는 몇몇 실시예에 따른 MRAM 디바이스의 상부 전극 필름을 예시하는 도면.
도 10 및 도 11은 몇몇 실시예에 따른 MRAM 디바이스의 다양한 특성을 예시하는 도면.
도 12는 몇몇 실시예에 따른 MRAM 디바이스를 형성하는 프로세스 흐름에서의 중간 단계를 예시하는 도면.
도 13은 몇몇 실시예에 따른, MRAM 디바이스의 단면도.
도 14는 몇몇 실시예에 따른 MRAM 디바이스의 다양한 특성을 예시하는 도면.
아래의 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예들을 제시한다. 본 개시를 평이하게 하기 위해, 구성요소 및 배치의 특정예들이 아래에서 설명된다. 이들은 단순히 예일 뿐임은 물론이며, 제한하는 것으로 의도되지 않는다. 예컨대, 후속하는 설명에 있어서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉한 상태로 형성되는 실시예를 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉할 수 없도록 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에 있어서 참조부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명확성을 위한 것이며, 그 자체로 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
더욱이, “아래(beneath)”, “밑(below)”, “하부(lower)”, “위(above)”, “상부(upper)” 등과 같은 공간적 상대 용어는 여기에서는 도면에 예시된 바와 같은 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하는 설명의 편의성을 위해 사용될 수 있다. 공간적인 상대 용어는 도면에 도시한 방위뿐만 아니라 사용 시 또는 공정 시에 디바이스의 상이한 방위를 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 방위로 배향됨), 본 명세서에서 사용되는 공간적으로 상대적인 기술어는 그에 따라 해석될 수 있다.
자기저항 랜덤 액세스 메모리(MRAM) 디바이스를 형성하는 데 있어서, 상부 전극을 형성한 후, 후속 프로세싱 단계는 층들을 개별 셀로 패터닝하는 단계를 포함한다. 패터닝 동안에 상부 전극 및/또는 하부층의 산화가 MRAM 셀의 자기 터널 접합(MTJ) 공정에 대한 문제를 야기할 수 있다. 특히, 산소는 MTJ에서의 전자 스핀과, MTJ의 자유층의 자기적 가역성(magnetic reversibility)을 억제할 수 있다. 실시예의 프로세스는, 후속 프로세싱에 기인할 수 있는 산소 오염을 줄이는, 상부 전극을 형성하는 성막 기술을 이용한다. 상부 전극의 결정 방위는 하부층의 산소 오염을 줄인다. 예컨대, 아래에서 보다 상세히 설명하겠지만, 결정 방위가 (111)(면심 입방 구조)인, 질화티탄으로 형성된 단일층 상부 전극이 사용되어, MRAM 셀에 있는 MTJ의 자유층을 포함하는 하부층을 위한 산소 억제 특성을 제공할 수 있다. 다른 재료로 이루어진 단일층 또는 질화티탄과 다른 재료로 이루어진 다층도 또한 사용될 수 있다. 질화티탄은 또한 이들 프로세스에서 약 450 ℃가 넘는 비교적 높은 산화 온도를 갖는다는 장점도 갖는다.
도 1 내지 도 13은 MRAM 디바이스(10) 제조의 중간 단계를 예시한다. 도 1에는, 기판(90)이 예시되어 있다. 몇몇 실시예에서, 기판(90)은 캐리어 기판이고, MRAM 디바이스(10)는 캐리어 기판 상에 형성된다. MRAM 디바이스(10)는 MRAM 셀(20) 및 MRAM 셀(25)을 포함하여 다수의 MRAM 셀 영역을 포함할 수 있다. MRAM 셀의 각 층들이 MRAM 디바이스(10)로 형성된 후, 셀들은 개별 MRAM 셀로 패터닝된다.
몇몇 실시예에서, 기판(90)은 실리콘, 실리콘 게르마늄 등과 같은 반도체 재료로 형성될 수 있다. 몇몇 실시예에서, 기판(90)은 결정질 실리콘 기판, 결정질 실리콘 카본 기판, 결정질 실리콘 게르마늄 기판, III-V족 화합물 반도체 기판 등과 같은 결정질 반도체 기판이다. 실시예에서, 기판(90)은 벌크 실리콘, 도핑형 또는 언도핑형, 또는 실리콘 온 인슐레이터(Silicon-On-Insulator; SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, 또는 실리콘 게르마늄 온 인슐레이터(Silicon Germanium On Insulator; SGOI)와 같은 이들의 조합과 같은 반도체 재료층을 포함한다. 사용될 수 있는 다른 기판으로는 다층 기판, 그래디언트 기판(gradient substrate) 또는 하이브리드 배향 기판(hybrid orientation substrate)이 있다.
몇몇 실시예에서, 기판(90)은 상호 접속 또는 재분배 구조의 일부일 수 있다. 기판(90)은 유전체와 같은 격리 재료로 형성될 수 있다. 몇몇 실시예에서, 기판(90)은 IMD(Inter-Metal Dielectric; 금속간 유전체)층 또는 ILD(Inter-Layer Dielectric; 층간 유전체)층을 포함할 수 있으며, 예컨대 3.8 미만, 약 3.0 미만 또는 약 2.5 미만의 유전 상수(k 값)를 갖고 내부에 도전성 피쳐(feature)가 형성된 유전체 재료를 포함할 수 있다. 기판(90)의 격리 재료는 PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass), FSG(Fluorine-doped Silicate Glass), TEOS(TetraEthyl OrthoSilicate), 블랙 다이아몬드(Black Diamond)(Applied Materials Inc.의 등록 상표), 탄소 함유 저유전상수 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다.
층(100)이 기판(90) 위에 형성된다. 몇몇 실시예에서, 층(100)은 실리콘, 실리콘 게르마늄 등과 같은 반도체 재료로 형성될 수 있다. 몇몇 실시예에서, 층(100)은 결정질 실리콘, 결정질 실리콘 카본, 결정질 실리콘 게르마늄 기판, III-V족 화합물 반도체 등과 같은 결정질 반도체이다. 실시예에서, 층(100)은 벌크 실리콘, 도핑형 또는 언도핑형, 또는 실리콘 온 인슐레이터(SOI) 기판의 활성층을 포함할 수 있다.
몇몇 실시예에서, 층(100)은 상호 접속 또는 재분배 구조의 일부일 수 있다. 층(100)은 유전체 재료와 같은 격리 재료로 형성될 수 있다. 몇몇 실시예에서, 층(100)은, 예컨대 3.8 미만, 약 3.0 미만 또는 약 2.5 미만의 유전 상수(k 값)를 갖는 IMD층 또는 ILD층과, 도전성 피쳐(105)와 같은 도전성 피쳐를 포함할 수 있다. 층(100)의 격리 재료는 PSG, BSG, BPSG, FSG, TEOS, 블랙 다이아몬드(Applied Materials Inc.의 등록 상표), 탄소 함유 저유전상수 유전재, HSQ, MSQ 등으로 형성될 수 있다.
도전성 피쳐(105)는 기판(90) 또는 층(100)에 매립될 수 있는 능동 또는 수동 디바이스(예컨대, 트랜지스터 또는 다른 전기 소자)에 커플링될 수 있다. 도전성 피쳐(105)는, 예컨대 트랜지스터의 소스/드레인 영역, 게이트 전극, 접촉 패드, 비아의 일부, 금속 라인의 일부 등을 포함할 수 있다. 능동 디바이스는 트랜지스터 등과 같은 매우 다양한 능동 디바이스를 포함할 수 있고, 수동 디바이스는 원하는 구조적 및 기능적 구성 부분을 형성하기 위해 함께 사용될 수 있는 커패시터, 레지스터, 인덕터 등과 같은 디바이스를 포함할 수 있다. 능동 디바이스는 임의의 적절한 방법을 이용하여 기판(90) 또는 층(100) 내에 또는 기판 또는 층 상의 다른 부분에 형성될 수 있다.
층(100)에 형성되는 도전성 피쳐(105)는, 예컨대 구리 또는 구리 합금으로 형성될 수 있는 컨택트나 금속 라인을 포함할 수 있다, 몇몇 실시예에서, 도전성 피쳐(105)는 MRAM 디바이스(10)에 형성될 MRAM 셀에 대한 어드레싱을 제공하는 상호 접속부의 일부일 수 있다. 상기한 실시예에서, 도전성 피쳐(105)는 비트 라인이나 워드 라인과 같은 제어 라인일 수 있다. 몇몇 실시예에서, 도전성 피쳐(105)는 텅스텐, 알루미늄 등과 같은 다른 도전성 재료를 포함할 수 있다. 더욱이, 도전성 피쳐(105)는 도전성 피쳐(105) 아래에 위치하여 이 도전성 피쳐를 에워싸는 도전성 확산 배리어층(도시하지 않음)으로 둘러싸일 수 있다. 도전성 확산 배리어층은 티탄, 질화티탄, 탄탈, 질화탄탈 등으로 형성될 수 있다.
도전성 피쳐(105)는 임의의 적절한 프로세스에 의해 형성될 수 있다. 예컨대, 도전성 피쳐(105)에 대응하는 개구가 형성되는 패터닝 및 도금 프로세스에 의해, (만약 사용된다면) 도전성 확산 배리어층이 개구에 성막되고, 시드층이 후속한다. 다음에, 도전성 피쳐(105)가 전해도금 또는 무전해도금을 포함하는 도금 프로세스와 같은 임의의 적절한 프로세스에 의해 형성된다. 도전성 피쳐(105) 형성에 후속하여, 과도한 시드층과 도전성 확산 배리어층을 따른 임의의 과량의 재료가 적절한 에칭 및/또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 프로세스와 같은 연마 프로세스에 의해 제거될 수 있다. 다른 적절한 프로세스가 도전성 피쳐(105)를 형성하기 위해 이용될 수 있다.
몇몇 실시예에서는, 에칭 정지층(110) 및/또는 에칭 정지층(120)과 같은 하나 이상의 에칭 정지층이 층(100) 위에 성막될 수 있다. 몇몇 실시예에서, 에칭 정지층(110)과 에칭 정지층(120)은 질화물, 산화물, 탄소 도핑 산화물 및/또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 에칭 정지층(110)과 에칭 정지층(120)은 금속의 산화물, 질화물 또는 탄화물이나 반도체 재료와 같은 금속 또는 반도체 재료도 또한 포함할 수 있다. 상기한 재료로는, 예컨대 질화알루미늄, 산화알루미늄, 질화규소, 탄화규소 등을 들 수 있다. 에칭 정지층(110)은 에칭 정지층(120)과 상이한 재료 또는 동일한 재료로 형성될 수 있다. 일실시예에서, 에칭 정지층(110)은 질화알루미늄으로 형성될 수 있고, 에칭 정지층(120)은 산화알루미늄으로 형성될 수 있다. 에칭 정지층(110)과 에칭 정지층(120)은 플라즈마 증강 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)과 같은 임의의 적절한 방법 또는 고밀도 플라즈마 CVD(High-Density Plasma CVD; HDPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 저압 CVD(Low Pressure CVD; LPCVD), 물리적 기상 증착(Physical Vapor Deposition; PVD)과 같은 다른 방법 등에 의해 형성될 수 있다. 몇몇 실시예에 따르면, 에칭 정지층(110) 및/또는 에칭 정지층(120)은 또한 구리와 같은 바람직하지 않은 원소가 후속 형성되는 층으로 확산되는 것을 방지하는 확산 배리어층으로서 활용될 수도 있다. 몇몇 실시예에서, 에징 정지층(110) 및/또는 에칭 정지층(120) 각각은 하나 이상의 별개의 층을 포함할 수 있다. 에칭 정지층(110) 및/또는 에칭 정지층(120)은 각각 50 Å와 같은, 약 30 Å 내지 약 100 Å의 총 두께로 성막될 수 있다.
에칭 정지층(120)[또는 에칭 정지층(120)이 생략되는 경우에는 에칭 정지층(110)]을 성막한 데 이어서, 유전체층(130)이 임의의 적절한 재료를 이용하여 임의의 적절한 형성 프로세스에 의해 형성될 수 있다. 일실시예에서, 유전체층(130)은 테트라에틸오르토실리케이트(TEOS)에 의해 또는 TEOS로부터 형성된 산화규소와 같은 산화규소 네트워크 등을 포함할 수 있다. 유전체층(130)은 플라즈마 증강 화학적 기상 증착(PECVD), 고밀도 플라즈마(HDP) 증착 등과 같은 임의의 적절한 프로세스에 의해 형성될 수 있다. 테트라메틸오르토실리케이트(TetraMethylOrthoSilicate; TMOS) 등과 같은 다른 실리케이트 산화물이 TEOS 대신에 사용될 수 있다. 몇몇 실시예에서, 유전체층(130)은 탄화규소, 산질화규소 등을 포함할 수 있다.
몇몇 실시예에서는, 유전체층(130) 형성에 이어서, 무질소 반사 방지 코팅(Nitrogen-Free Anti-Reflective Coating; NF-ARC)(140)이 형성될 수 있고, 이 코팅은 후속하는 포토 패터닝 프로세스에 기여할 수 있다. NF-ARC(140)은 임의의 허용 가능한 프로세스를 이용하여 형성될 수 있고, 임의의 적절한 산화물을 포함할 수 있다. 몇몇 실시예에서, 유전체층(130)은 별개의 층을 포함하기 보다는 NF-ARC로서 이용될 수 있다.
다음에, 저부 전극 비아(145)가 임의의 적절한 방법에 의해 형성될 수 있다. 예컨대, 개구가, 패턴화 포토레지스트(도시하지 않음)를 사용하여, 포토-패터닝 프로세스와 같은 임의의 적절한 프로세스에 의해 NF-ARC(140), 유전체층(130), 에칭 정지층(120) 및 에칭 정지층(110)에 형성될 수 있다. 패턴화 포토레지스트의 패턴이 각 층의 재료에 대해 선택적인 에칭제를 사용하는 적절한 에칭 프로세스에 의해 각각의 층에 전사될 수 있다. 몇몇 실시예에서, NF-ARC(140)는 하드마스크로서 작용할 수 있다. 다른 실시예에서, 별개의 하드마스크(도시하지 않음)가, 저부 전극 비아(145)를 위한 개구를 에칭하기 이전에 NF-ARC(140) 위에 성막될 수 있다. 도전성 피쳐(105)가 이러한 개구에 의해 노출된 후, 개구는 도전성 재료로 충전되어 저부 전극 비아(145)를 형성한다.
몇몇 실시예에서, 도전성 배리어층(도시하지 않음)이 먼저 개구에 형성될 수 있다. 도전성 배리어층은 도전성 피쳐(105)에 대하여 전술한 것과 유사할 수 있다. 몇몇 실시예에서, 저부 전극 비아(145)의 도전성 재료는 비아 개구를 과충전할 수 있고, 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 저부 전극 비아(145)의 과량의 도전성 재료를 제거하하고, 저부 전극 비아(145)의 상부와 NF-ARC(140)의 상부를 평탄화하기 위해 이용될 수 있다. 비아 개구를 라이닝하기 위해 도전성 배리어층을 사용하는 실시예에서, NF-ARC(140) 상에 형성될 수 있는 도전성 배리어층의 과량의 부분도 또한 평탄화 프로세스를 통해 제거될 수 있다.
저부 전극 비아(145)의 도전성 재료는 전해도금, 무전해도금, CVD, PVD 등과 같은 임의의 적절한 성막 프로세스에 의해 형성될 수 있다. 저부 전극 비아(145)의 도전성 재료는 질화티탄, 구리, 알루미늄 등과 같은 임의의 적절한 도전성 재료를 포함할 수 있다.
도 2를 참고하면, MRAM 디바이스(10)의 저부 전극(170)이 형성될 수 있다. 몇몇 실시예에서, 저부 전극(170)은 단일 층을 포함할 수 있으며, 다른 실시예에, 저부 전극(170)은 동일한 재료나 별개의 재료로 이루어진 다수의 별개의 층을 포함할 수 있다. 몇몇 실시예에서, 저부 전극(170)은 질화티탄, 질화탄탈, 질소, 티탄, 탄탈, 텅스텐, 코발트, 구리 등으로 이루어진 단일층을 포함할 수 있다. 몇몇 실시예에서, 저부 전극(170)은 질화티탄, 티탄 및 질화티탄; 질화탄탈, 탄탈 및 질화탄탈; 탄탈, 질화탄탈 및 탄탈; 티탄, 질화티탄 및 티탄; 탄탈 및 질화티탄; 티탄 및 질화탄탈; 질화티탄 및 질화탄탈; 질화티탄 및 텅스텐; 질화탄탈 및 텅스텐; 등의 다층을 포함할 수 있다. 요약하자면, 저부 전극(170)이 다층 형성부를 갖는 실시예에서, 층들은 단일층 재료로 이루어진 2개 이상의 층을 포함할 수 있다.
저부 전극(170)은 DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등을 포함하는 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 저부 전극(170)은 약 50 Å 내지 약 3000 Å의 두께로 성막될 수 있지만, 다른 두께도 고려되고 이용될 수 있다.
예컨대, 저부 전극(170)의 제1 층(150)은 질화탄탈을 포함하거나 질화탄탈로 구성될 수 있고, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등에 의해 약 50 Å 내지 약 3000 Å의 두께로 성막될 수 있다. 몇몇 실시예에서, 제1 층(150)의 성막에 이어서, 평탄화 프로세스가 제1 층(150)을 박막화 및/또는 평평하게 하기 위해 이용될 수 있다.
도 3을 참고하면, 제1 층(150)의 형성에 이어서, 저부 전극(170)의 제2 층(160)은 질화티탄을 포함하거나 질화티탄으로 구성될 수 있고, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등에 의해 약 50 Å 내지 약 3000 Å의 두께로 성막될 수 있다. 몇몇 실시예에서, 저부 전극(170)의 제2 층(160)은 질화티탄을 포함할 수 있으며, 제2 층은 우세한 결정 방위 (111)를 달성하기 위해 상부 전극(190)(도 7 참고)에 대하여 설명한 프로세스에 따라 성막된다.
도 4를 참고하면, 제2 층(160)의 성막에 이어서, CMP 프로세스와 같은 평탄화 프로세스가 제2 층(160)을 박막화 및/또는 평탄화하기 위해 이용될 수 있다. 저부 전극(170)의 형성에 후속하여, 저부 전극(170)의 총 두께는 약 50 Å 내지 약 3000 Å일 수 있지만, 다른 두께도 고려되고, 이용될 수 있다.
도 5를 참고하면, MRAM 디바이스(10)의 저부 전극(170) 형성에 이어서, 자기 터널 접합(MTJ) 구조(180)가 형성될 수 있다. MTJ 구조(180)는 MRAM 디바이스(10)와 같은 MRAM 디바이스의 MTJ를 위한 임의의 적절한 구성을 포함할 수 있다. MTJ 구조(180)를 위한 다양한 구성이 도 6a, 도 6b 및 도 6c에 대하여 설명된다.
도 6a, 도 6b 및 도 6c를 참고하면, 몇몇 실시예에 따른 MTJ 구조의 다양한 예시적인 구성이 예시되어 있다. 임의의 적절한 구조가 MTJ 구조(180)를 위해 사용될 수 있다는 점을 이해해야만 한다.
도 6a에서, MTJ 구조(180)의 층들은 반강자성층(182), 피닝층(184) 및 자유층(188)을 포함할 수 있다. 도 6b 및 도 6c에서, MTJ 구조(180)는 하나 이상의 터널 배리어(186)층도 또한 포함할 수 있다. 도 6b에서, 터널 배리어층(186)은 피닝층(184)과 자유층(188) 사이에 배치된다. 도 6c에서, 터널 배리어층(186)은 반강자성층(182)과 피닝층(184) 사이에 배치된다. 터널 배리어층(186)은 도 6c에 예시한 위치 각각에 배치될 수 있다. 추가로, 추가의 터널 배리어층, 반강자성층, 피닝층 및 자유층을 포함하는, 보다 많은 층의 MTJ 구조(180)가 MRAM 디바이스(10)에 포함될 수 있다.
반강자성층(182)은 저부 전극(170) 상에 형성되고, 피닝층(184)은 반강자성층(182) 위에 형성되며, 자유층(188)은 피닝층(184) 위에 형성된다. 그러나, 다른 구성의 MTJ 구조(180)도 고려된다. 예컨대, 층들은 역순으로 형성될 수 있다. 반강자성층(182), 피닝층(184) 및 자유층(188)이 순차적으로 형성될 수 있다.
피닝층(184)은, 예컨대 플래티넘 망간(PtMn)으로 형성될 수 있다. 반강자성층(182)은, 예컨대 이리듐 망간(IrMn), 플래티넘 망간(PtMn), 아이언 망간(FeMn), 루테늄 망간(RuMn), 니켈 망간(NiMn) 및 팔라듐 플래티넘 망간(PdPtMn) 등이나 이들의 합금으로 형성될 수 있다. 자유층(188)은 코발트-철-붕소(CoFeB)로 형성될 수 있다. 터널 배리어층(186)은 MTJ 구조(180) 내에 포함되는 경우에 산화망간(MgO)로 형성될 수 있다. MTJ 구조(180)의 다양한 층들은 다른 재료로 형성될 수 있다는 점을 이해해야만 한다. 반강자성층(182), 피닝층(184), 자유층(188) 및 터널 배리어층(186)은 임의의 적절한 프로세스를 이용하여, 예컨대 DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등에 의해 각각 형성될 수 있다.
도 7을 참고하면, MTJ 구조(180)의 형성에 이어서 상부 전극(190)이 형성된다. 상부 전극(190)은 산화되기 쉬운 질화탄탈, 탄탈 및 질화탄탈로 이루어진 다층 구조로 형성되기 보다는 질화티탄로 이루어진 단일층 또는 다층 구조로 형성될 수 있다. MRAM 디바이스(10)의 상부 전극(190)을 위해 질화티탄의 단일층을 사용하는 것은 유리하게는 상부 전극(190)을 형성하는 프로세스를 간소화한다. 또한, 상부 전극(190)의 결정 방위 (111)은 산소가 MTJ 구조(180)로 확산되는 것을 방지하는 데 기여한다. 상부 전극(190)의 재료를 위해 질화티탄을 사용하는 적절한 성막 프로세스는 상부 전극(190)의 우세한 결정 방위 (111)을 형성할 수 있다. 질화티탄 대신에, 상부 전극(190)의 다층들 중 하나 이상의 층으로서 질화티탄을 포함할 수도 있고, 포함하지 않을 수도 있는 다층을 포함하는 다른 재료도 또한 사용할 수 있다. 결정 방위 (111)은 아래에서 열거되는 다른 재료로 달성될 수 있지만, 우세한 방위는 아닐 수 있다. 이와 같이, 질화티탄 의외의 재료가 상부 전극(190) 형성에 사용되는 실시예에서, 상부 전극(190)이 두꺼울수록, MTJ 구조(180)의 산화가 보다 양호하게 방지될 수 있다.
몇몇 실시예에서, 상부 전극(190)은 질화티탄, 질화탄탈, 티탄, 탄탈, 텅스텐, 코발트, 구리 등으로 이루어진 단일층을 포함할 수 있다. 몇몇 실시예에서, 상부 전극(190)은 질화티탄, 티탄 및 질화티탄; 질화탄탈, 탄탈 및 질화탄탈; 탄탈, 질화탄탈 및 탄탈; 티탄, 질화티탄 및 티탄; 탄탈 및 질화티탄; 티탄 및 질화탄탈; 질화티탄 및 질화탄탈; 질화티탄 및 텅스텐; 질화탄탈 및 텅스텐; 등의 다층을 포함할 수 있다. 요약하자면, 다층 구성을 갖는 상부 전극(190)은 단일층 재료로 이루어진 2개 이상의 층을 포함할 수 있다.
상부 전극(190)이 질화티탄을 포함하는 실시예에서, 상부 전극(190)은 약 1000 Å과 같은 약 50 Å 내지 약 3000 Å의 두께로 성막될 수 있지만, 다른 두께도 고려되고 이용될 수 있다. 상부 전극(190)이 질화티탄을 포함하지 않는 재료를 함유하는 실시예에서는, 우세한 결정 방위 (111)이 나타나지 않을 수 있다. 상기한 실시예에서, 상부 전극은 2000 Å과 같은 약 200 Å 내지 약 5000 Å의 두께, 또는 약 2000 Å과 같은 약 1000 Å 내지 약 5000 Å의 두께로 성막될 수 있지만, 다른 두께도 고려되고 이용될 수 있다. 일반적으로, 상부 전극(190)이 두꺼울수록 산소 침투를 보다 양호하게 억제하는 능력이 제공되지만, 우세한 결정 방위 (111)을 지닌 질화티탄으로 형성된 상부 전극(190)을 이용함으로써 상부 전극(190)의 두께는, 우세한 결정 방위 (111)을 지닌 질화티탄을 포함하지 않는 두꺼운 상부 전극(190)과 동일한 산소 억제 효과를 달성하도록 감소될 수 있다. 몇몇 실시예에서, 우세한 결정 방위 (111)을 지닌 산화티탄으로 형성된 상부 전극(190)의 두께는, 우세한 결정 방위 (111)의 질화티탄을 포함하지 않는 재료로 형성된 상부 전극 두께의 약 25 % 내지 약 60 %일 수 있다. 이것은 유리하게는 보다 얇은 필름 스택을 형성한다. 상부 전극(190)을 형성하는 데 있어서, 워크피스[예컨대, MRAM 디바이스(10)]는, 정전 척에 위치하는 가열 제어 요소를 포함하는 임의의 허용 가능한 툴에 의해, 램프 히터 등에 의해 예열될 수 있다. 몇몇 실시예에서, 상부 전극(190)을 성막하기 전후에, 플라즈마 처리, 가열, 질소 처리 등을 포함하는 예비 세정 프로세스가 이용될 수 있다.
도 8a 및 도 8b를 참고하면, 상부 전극(190)은 DC PVD, 바이어스 DC PVD, RFDC PVD 및 마그네트론에 의한 RFDC PVD를 포함하는 임의의 적절한 프로세스를 이용하여 형성될 수 있다. DC PVD 및 바이어스 DC PVD에 있어서, 예시적인 성막 챔버가 도 8a에 예시된다. RFDC PVD 및 마그네트론에 의한 RFDC PVD에 있어서, 예시적인 성막 챔버가 도 8b에 예시된다. MRAM 디바이스(10)로 형성될 워크피스(11)는 정전 척(810)과 같은 척 상에 위치 설정된다. 타겟(830)이 워크피스(11) 상에 성막되는 재료를 위한 소스로서 챔버 내에 위치 설정된다. 캐소드(820)가 전압 및/또는 고주파(RF)를 이용하여 바이어스될 수 있다. 워크피스(11)와 타겟 사이의 거리(D1)는 제어 가능하다. 도 8b에서는, 마그네트론(835)이 사용될 수 있고, 타겟 위에 위치 설정될 수 있으며, 마그네트론(835)과 타겟(830) 사이의 거리(D2)는 제어 가능하다.
타겟(830)은 워크피스(11) 상에 성막되는 재료로 제조된다. MRAM 디바이스(10)의 상부 전극(190)을 형성하는 데 있어서, 상부 전극(190)의 하나 이상의 층 각각을 위한 성막 대상 재료는 티탄이나 탄탈과 같은 금속을 포함할 수 있다. 다층 상부 전극(190)을 사용하는 실시예에서, 타겟(830)은 각 층에 대해서 하나의 재료에서 다른 재료로 변경될 수 있다. 타겟(830)이 챔버에서 생성되는 플라즈마에 의해 가격될 때, 재료는 타겟(830)에서 워크피스로 전달될 것이다. 질화티탄이 성막되는 경우, 타겟은 티탄 또는 질화티탄으로 형성될 수 있다. 타겟이 티탄으로 형성되는 실시예에서, 티탄이 타겟에서 워크피스(11)로 전달될 때, 질소를 포함하는 공정 가스(840)가 성막 이전 또는 성막 중에 티탄을 직접 질화시킬 수 있고, 이에 의해 워크피스(11) 상에 질화티탄층이 형성된다. 타겟(830)은 성막된 필름의 균일성을 향상시키기 위해 워크피스(11)의 크기보다 클 수 있다. 타겟(830)의 형상은 원형, 직사각형, 타원형, 계란형, 정사각형, 삼각형, 규칙적이거나 불규칙적인 다각형 등으로 획정될 수 있다. 몇몇 실시예에서, 타겟(830)의 형상은 워크피스(11)[예컨대, MRAM 디바이스(10)]와 동일한 형상일 수 있다. 공정 가스(840)는 또한 워크피스(11)와 타겟(830) 사이로 유입되는 불활성 가스도 포함할 수 있다. 아르곤(Ar)이 사용될 수 있지만, 여기에서는 몇몇 어플리케이션에서 불활성이거나 불활성이 아닌 다른 가스가 공정 가스(840)로서 아르곤에 추가하여, 또는 아르곤 대신에 채용될 수 있다는 점이 이해된다. 예컨대, 아르곤과 질소의 혼합물이 티탄 타겟으로부터 질화티탄을 성막하기 위해 사용될 수 있다.
도 8a를 참고하여, 바이어스 DC PVD 공정이 먼저 설명된다. 바이어스 DC PVD 공정에서, DC 전압이 워크피스(11)와 타겟(830) 사이에 인가된다. 예컨대, 음의 DC 바이어스가 워크피스(11)에 대해 타겟(830)에 인가될 수 있다. 따라서, 타겟(830)은 캐소드이고, 워크피스(11)는 애노드이다. DC 전압을 인가한 결과, 워크피스(11)와 타겟(830) 사이에 전기장이 형성된다. 워크피스(11)는 접지될 수 있고, 타겟(830)은 접지에 대해 음의 바이어스를 제공할 수 있다. 전기장의 영향 하에서, 전자는 타겟(830)을 떠나 워크피스(11)를 향해 가속된다. 불활성 공정 가스와 같은 공정 가스(840)의 원자와 충돌 시에, 전자는 공정 가스(840)의 원자를 이온화시켜, 새로운 자유 전자와 불활성 가스 이온을 형성한다. 불활성 가스 이온은 양으로 대전되기 때문에, 음으로 바이어스된 타겟(830)에 부착된다. 불활성 가스 이온은 타겟(830)과 충돌하여, 타겟(830)으로부터 멀어지게 타겟(830) 재료의 타겟 원자를 방출한다. 타겟 원자는 워크피스(11)[예컨대, MRAM 디바이스(10)] 상에 안착하여, 상부 전극(190) 형성에 기여한다. 여기에서는, 전술한 단일 이온화 이벤트는 예시적인 특성이며, 사실상 많은 전자와 불활성 가스 원자를 수반하는 많은 이온화 이벤트가 발생한다는 점이 이해된다. 더욱이, 타겟(830)을 떠나는 전자에 더하여, 이온화 이벤트에서 생성되는 전자도 또한 워크피스(11)를 향해 가속되고, 공정 가스(840)의 추가의 불활성 가스 원자를 이온화시킬 수 있다. 이러한 방식으로, 많은 전자 및 이온을 포함하는 플라즈마가 타겟(830)과 워크피스(11) 사이에 형성되어, 타겟(830)으로부터 많은 원자가 스퍼터링(sputtering)되고 상부 전극(190)으로서 형성된다.
상부 전극(190)이 질화티탄을 포함하는 경우에 바이어스 DC PVD를 사용하면, DC 출력 범위가 약 10 kW와 같은 약 1 kW 내지 30 kW일 때, 질화티탄은 적절한 결정 방위를 갖게 형성될 수 있지만, 다른 출력값도 이용될 수 있다. DC 바이어스 전압은 약 500 V와 같은, 약 200 V 내지 약 900 V일 수 있지만, 다른 값도 고려되고 이용될 수 있다. 전류 제어는 약 10 A와 같은, 약 5 A 내지 약 35 A일 수 있지만, 다른 값도 고려되고 이용될 수 있다. 공정 가스는 질소(N2) 및 아르곤(Ar)을 포함할 수 있고, 약 400 sccm과 같은, 약 10 내지 1000 sccm의 유량으로 흐를 수 있지만, 다른 유량도 이용될 수 있다. 공정 가스는 약 50 mTorr과 같은, 약 10 내지 400 mTorr의 압력으로 제공될 수 있지만, 다른 압력도 이용될 수 있다. 워크피스(11)[예컨대, MRAM 디바이스(10)]는 약 300 ℃와 같은, 약 200 ℃ 내지 약 450 ℃로 가열될 수 있지만, 다른 온도도 이용될 수 있다.
계속해서 도 8a를 참고하면, DC PVD도 또한 바이어스 없이 이용될 수 있다. DC PVD에서, 플라즈마는 바이어스 제어를 이용하지 않고 공정 가스(840)로부터 생성된다. 플라즈마는 타겟(830)을 가격하고 타겟(830)으로부터 재료를 방출시키는 것을 포함하여 모든 방향으로 팽창하는 공정 가스(840)의 라디칼과 이온을 형성한다. 라디컬과 이온으로부터 재료로의 에너지 전달은 재료가 워크피스(11)를 향하는 것을 포함하여 다양한 방향으로 가속되게 하여, 타겟(830)으로부터 많은 원자가 스퍼터링되고 상부 전극(190)으로서 형성된다.
상부 전극(190)이 질화티탄을 포함하는 경우에 DC PVD를 사용하면, DC 출력 범위가 약 10 kW와 같은 약 1 kW 내지 30 kW일 때, 질화티탄은 적절한 결정 방위를 갖게 형성될 수 있다. 공정 가스(840)는 질소(N2) 및 아르곤(Ar)을 포함할 수 있고, 약 400 sccm과 같은, 약 10 내지 1000 sccm의 유량으로 흐를 수 있지만, 다른 유량도 이용될 수 있다. 공정 가스(840)는 약 50 mTorr와 같은, 약 1 내지 100 mTorr의 압력으로 제공될 수 있지만, 다른 압력도 이용될 수 있다. 워크피스(11)[MRAM 디바이스(10) 포함]는 약 300 ℃와 같은, 약 200 ℃ 내지 약 450 ℃로 가열될 수 있지만, 다른 온도도 이용될 수 있다.
도 8b를 참고하여, RF PVD와 RFDC PVD 공정을 설명한다. RF PVD와 RFDC PVD 기술 모두는 바이어스 DC 공정과 유사한 방식으로 작동한다. 그러나, RF PVD 공정에서는 RF 전압(즉, AC) 바이어스가 DC 출력 대신에 인가될 수 있다. RFDC PVD 공정에서는, RF 전압 바이어스와 DC 바이어스 모두가 인가된다. RF 바이어스를 포함하며, 각각의 절반의 사이클 동안에 타겟(830)에 수집된 임의의 양전하가 이어지는 절반의 사이클 동안에 상쇄되어, 시간 경과에 따른 상당한 전하 축적을 방지한다.
상부 전극(190)이 질화티탄을 포함하는 경우에 바이어스 RF PVD 또는 RFDC PVD를 사용하면, RF 바이어스 주파수가 약 40 MHz보다 큰 것과 같은, 약 13.56 MHz 이상일 때, 질화티탄은 적절한 결정 방위를 갖게 형성될 수 있다. AC 바이어스 출력은 약 500 W와 같은, 약 100 W 내지 약 1000 W로 제어될 수 있지만, 다른 값도 이용될 수 있다. DC 바이어스가 또한 사용되는 경우(RFDC PVD), DC 출력 범위는 약 5 kW와 같은, 약 1 kW 내지 30 kW일 수 있으며, 다른 값도 이용될 수 있다. DC 바이어스 전압은 약 500 V와 같은, 약 200 V 내지 약 900 V일 수 있지만, 다른 값도 고려되고 이용될 수 있다. DC 전류 제어는 약 10 A와 같은, 약 5 A 내지 약 35 A 또는 약 20 A와 같은, 약 15 A 내지 약 25 A일 수 있지만, 다른 값도 고려되고 이용될 수 있다. 공정 가스(840)는 질소(N2) 및 아르곤(Ar)을 포함할 수 있고, 약 400 sccm과 같은, 약 10 내지 1500 sccm의 유량으로 흐를 수 있지만, 다른 유량도 이용될 수 있다. 공정 가스(840)는 약 50 mTorr와 같은, 약 10 내지 400 mTorr의 압력으로 제공될 수 있지만, 다른 압력도 이용될 수 있다. 워크피스(11)[예컨대, MRAM 디바이스(10)]는 약 300 ℃와 같은, 약 200 ℃ 내지 약 450 ℃로 가열될 수 있지만, 다른 온도도 이용될 수 있다. 워크피스[예컨대, MRAM 디바이스(10)]와 타겟 사이의 이격 거리(D1)는 약 60 mm와 같은, 약 55 내지 65 mm일 수 있지만, 다른 값도 이용될 수 있다.
몇몇 실시예에서, 도 8b에 예시한 바와 같이 마그네트론(835)이 사용될 수 있다. DC PVD, 바이어스 DC PVD, RF PVD 및 RFDC PVD를 포함하는 전술한 성막 기술 중 임의의 기술이 마그네트론(835)을 사용할 수 있다. 성막 프로세스의 효율은 마그네트론 구성의 사용을 통해 향상될 수 있다. 마그네트론 PVD 성막 시스템에서는, 타겟(830) 근처에 자기장을 생성하기 위해 자석이 사용될 수 있다. 결과적인 자기장의 방향은 타겟(830) 대부분에 걸친 전기장에 대해 대략 수직이다. 전자는 실질적으로 이들 교차하는 장들에 봉쇄되고, 이에 따라 실질적으로 플라즈마는 타겟(830) 근처에 집중된다. 이러한 봉쇄는 전자와 워크피스(11) 간의 유해한 충돌 가능성을 줄이고, 성막 프로세스의 효율을 증가시킨다. 타겟(830)과 마그네트론(835) 사이의 이격 거리(D2)는 약 42 mm와 같은, 약 38 내지 46 mm일 수 있지만, 다른 값도 이용될 수 있다.
몇몇 실시예에서는, 펄싱(pulsing)이 이용될 수 있다. 다수 회의 성막 사이클이 공정 가스(840)를 사용하거나 사용하지 않고 진공 하에서 펄싱 공정으로 수행될 수 있다. 다른 실시예에서는, ALD, CVD 등과 같은 다른 성막 기술이 이용될 수 있다.
MRAM 디바이스(10)의 후속 프로세싱에서 산소 효과를 완화시키기 위해 원하는 결정질 필름을 얻는 것은 강력한 결정 방위 (111)을 갖는 결정질 필름의 성장을 통해 달성될 수 있다. 배향성 입자(oriented grain)를 성장시키는 것은 저에너지 성막 기술을 이용하는 것에 의해 달성될 수 있다. 저에너지 성막 기술에서는 고에너지 성막에서보다 전자 에너지가 더욱 제어된다. 바이어스 제어를 이용하는 것은 고강도를 유지하면서 보다 낮은 이온 에너지를 이용하는 능력을 제공한다. RF 바이어스도 또한 강력한 강도를 제공하지만, 증가된 이온 에너지도 또한 가질 수 있다. 마그네트론(835)을 사용함으로써, 원하는 것보다 많은 에너지를 지닌 이온의 과량의 에너지의 일부를 상쇄 및 제어할 수 있다. 타겟 재료의 이온이 워크피스(11)에 충격을 가할 때, 이온은 에너지가 낮기 때문에 워크피스(11) 상에 이미 성막된 다른 원자를 제거, 대체 또는 손상시킬 가능성이 적다. 손실 전자는 타겟 재료의 이온을 축적 및 탈이온화하여, (111) 방위의 결정질 구조를 형성할 수 있다.
도 9a 및 도 9b를 참고하면, 2개의 상이한 성막 기술을 이용한 예시적인 상부 전극(190) 층이 예시된다. 도 9a에서는, DC 바이어스가 이용되어, 강력한 배향성 결정질 필름을 형성한다. 필름의 상부도 또한 매우 매끄럽다. 이와 대조적으로, 질화탄탈의 상부면은 도 9a에 예시된 질화티탄 필름의 상부면보다 거칠다. 질화탄탈층과 질화티탄층을 포함하는 실시예에서, 질화티탄층의 상부면은 질화탄탈층의 상부면보다 매끄러울 것이다. 도 9a에 도시한 상부 전극(190)은 MRAM 디바이스(10)를 형성하는 후속 프로세싱에서 산소 침투를 보다 양호하게 저지할 수 있다. 도 9b에서는 바이어스가 이용되지 않는다. 그 결과, 입자는 배향성이 강하지 않고, 상부면은 더 거칠다.
도 10을 참고하면, 몇몇 실시예에서 상부 전극(190)은 강력한 결정 방위 (111)을 나타내도록 성막될 수 있다. 그래프(1010)는 마커(1020)에서의 결정 방위 (111)의 강도가 다른 프로세스 조건에서 입증된 격자면(lattice plane)들 중에서 가장 큰 것을 예시한다. 그래프(1010)는 마커(1030)에서의 결정 방위 (200)의 강도가 다른 프로세스 조건에서 입증된 격자면들 중에서 두번째로 큰 것을 예시한다. (111)의 결정 방위의 강도는 (200)의 결정 방위의 강도보다 약 25 % 내지 약 100 % 더 클 수 있다.
도 11을 참고하면, 상부 전극(190)은 필름 응력을 제어하도록 성막될 수 있다. 몇몇 실시예에서, 상부 전극(190)의 인장 응력은 약 400 Mpa보다 크도록 제어될 수 있지만, 다른 값도 고려되고 이용될 수 있다. 상부 전극(190)의 필름의 응력을 약 400 Mpa보다 크게 제어하는 것은 또한 산소가 MTJ 구조(180)에 침투하는 것을 방지하는 데 기여한다. 도 11의 그래프(1110)에 나타낸 바와 같이, AC 바이어스가 증가될 때에 필름 응력은 상이한 기판 온도에서 증가될 수 있다. 몇몇 실시예에서, 상부 전극(190)은 필름 응력을 향상 및/또는 더욱 제어하기 위해 탄소 또는 실리콘과 같은 적절한 도펀트로 도핑될 수 있다. 탄소는 약 1.0 x 1022 cm-3 내지 1.0 x 1024 cm-3의 농도로 도핑될 수 있다. 실리콘은 약 1.0 x 1022 cm-3 내지 1.0 x 1024 cm-3의 농도로 도핑될 수 있다. 실리콘 또는 탄소는 상부 전극(190)을 형성하는 동안에 인시츄(in situ)식으로 도핑될 수도 있고, 후속 이온 주입에 의해 도핑될 수도 있다. 도펀트의 농도가 높을수록 상부 전극(190)의 응력이 커진다. 상기 범위의 도핑 농도를 갖도록 탄소 및/또는 실리콘을 선택하면 상부 전극(190)의 도전성 특성에 부정적인 영향을 미치지 않으면서 조율 가능한 필름 응력이 제공된다. 다른 도펀트 농도도 고려되고, 대신 이용될 수 있다.
도 12를 참고하면, 상부 전극(190)의 형성에 이어서, 상부 전극(190)은 원하는 두께로 박막화될 수 있다. 박막화는 임의의 적절한 프로세스에 의해 행해질 수 있다. 몇몇 실시예에서는, 상부 전극(190)을 원하는 두께로 박막화하기 위해 이온 빔 에칭 세정 프로세스가 수행될 수 있다. 다른 실시예에서는, 습식 에칭이 이용될 수 있다. 또 다른 실시예에서는, 화학 기계적 연마(CMP) 프로세스가 이용될 수 있다.
도 13을 참고하면, MRAM 셀(20), MRAM 셀(30) 및 MRAM 셀(40)과 같은 별개의 MRAM 셀들로 패터닝된 후의 MRAM 디바이스(10)의 단면도가 예시되어 있다. 도 13의 단면은 도 12에 예시된 단면에 수직한 MRAM 디바이스(10)의 단면이다.
MRAM 셀 각각은 포토-패터닝 기술과 같은 임의의 적절한 기술을 이용하여 패터닝될 수 있다. 패터닝 동안, 상부 전극(190)의 강한 결정 방위 (111)로 인해 MTJ 구조(180)에 대한 산소 침투가 감소되거나 제거된다. 질화티탄을 상부 전극(190)의 재료로 선택하는 것도 또한 MTJ 구조(180)에 대한 산소 침투를 감소시키거나 제거하는 데 기여한다. MRAM 디바이스(10)를 MRAM 셀로 패터닝한 후, 보호 유전체층(210)이 MTJ 구조의 측벽에 성막되어, MTJ 구조가 측벽면을 통해 산화되는 것을 방지할 수 있다. 보호 유전체층(210)은 PVD, CVD 등과 같은 임의의 적절한 기술에 의해 형성되는 질화규소 또는 다른 적절한 재료를 포함할 수 있다. 유전체층(215)이 MRAM 디바이스의 다수의 MRAM 셀 위에 성막될 수 있다. 유전체층(215)은 PVD, CVD 등과 같은 임의의 적절한 기술에 의해 형성되는 질화규소 또는 다른 적절한 재료를 포함할 수 있다. MRAM 디바이스(10)의 결과적인 MRAM 셀(20)은 상부 전극(190)과 MTJ 구조(180) 사이에 인터페이스를 가질 수 있고, 이 인터페이스에서 상부 전극(190)의 저부면과 MTJ 구조(180)의 상부면이 그 전체면에 걸쳐, 즉 측벽 사이에서 그 측방향 범위로 정합되며, 이에 따라 상부 전극(190)의 저부면과 MTJ 구조(180)의 상부면 중 어느 것도 측방향으로 MJT 구조나 상부 전극을 넘어 연장되지 않는다. 즉, MTJ 구조(180)와 상부 전극(190)은 그 각각의 측방향 범위로 공유 인터페이스를 가질 수 있다.
상부 전극(190)이 비교적 높은 온도에서 산화하고 결정 방위 (111)을 갖는 재료로 형성되기 때문에, 상부 전극(190)의 상부면은 보호 유전체층(210)과 유전체층(215)의 형성 중에 비보호 상태로 유지될 수 있다. 종래의 이들 재료의 형성은 별개의 보호/산소 차단층을 요구할 수 있지만, 상부 전극(190)이 질화티탄을 포함할 수 있고, 결정 방위 (111)을 갖기 때문에, 상부 전극(190)이 후속 프로세싱 단계에서 산소가 침투하는 것을 차단할 수 있다. 유전체층(215) 형성에 이어서, 셀 갭 충전 재료층(220)이 MARM 셀의 각각의 그룹, 예컨대 MARM 디바이스(10) 위에 형성될 수 있다. 셀 갭 충전 재료층(220)은 CVD, PVD, ALD, 유동성 CVD 등과 같은 임의의 적절한 성막 기술을 이용하여, 산화규소, 폴리이미드, PBO, PSG, BSG, BPSG, FSG, TEOS 등과 같은 임의의 적절한 재료로 형성될 수 있다.
셀 갭 충전 재료층(220)의 형성에 이어서, 디바이스 갭 충전 재료층(230)이 MRAM 디바이스(10) 및 동일한 워크피스 상에 형성된 인접한 MRAM 디바이스들을 포함하여 모든 다이 위에 형성될 수 있다. 디바이스 갭 충전 재료층(230)은 셀 갭 충전 재료층(220)에 대해 전술한 것과 유사한 재료 및 기술을 이용하여 형성될 수 있다. 디바이스 갭 충전 재료층(230)의 형성에 이어서, 디바이스 갭 충전 재료층(230)은, 예컨대 CMP 프로세스나, 디바이스 갭 충전 재료층(230)의 상부면을 평평하게 하는 다른 적절한 프로세스에 의해 평탄화될 수 있다.
디바이스 갭 충전 재료층(230)을 평평하게 한 후, 선택적 마스크층(240)과 선택적 마스크층(250)이 디바이스 갭 충전 재료층(230) 위에 성막될 수 있다. 선택적 마스크층(240, 250)은 에칭 정치층으로서 이용될 수 있고, 에칭 정지층(110) 및 에칭 정지층(120) 각각에 대해 전술한 것과 유사한 재료 및 프로세스를 이용하여 형성될 수 있다.
다음에, 격리층(260)이 선택적 마스크층(250) 위에 형성될 수 있다. 격리층(260)은 폴리머, 폴리이미드, PSG, BSG, BPSG, FSG, TEOS, 블랙 다이아몬드(Applied Materials Inc.의 등록 상표), 탄소 함유 저유전상수 유전체 재료, HSQ, MSQ 등으로 형성될 수 있다. 격리층(260)은 스핀온 코팅(spin-on coating), 플라즈마 증강 화학적 기상 증착(PECVD)과 같은 임의의 적절한 방법 또는 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 저압 CVD(LPCVD), 물리적 기상 증착(PVD)과 같은 다른 방법 등에 의해 형성될 수 있다.
컨택트(270)가, 컨택트(270)에 대응하는 개구를 내부에 형성하도록 격리층(260)을 패터닝하는 것에 의해 형성될 수 있다. 개구는 임의의 허용 가능한 패터닝 기술, 예컨대 격리층(260) 위에 포토레지스트 마스크를 사용하여 형성될 수 있다. 몇몇 실시예에서, 개구는 자가 정렬 프로세스를 이용하여 형성된다. 개구의 저부는 각각의 MRAM 셀을 위한 상부 전극(190)의 거의 전부를 노출시킬 수 있다. 컨택트(270)는 도 1의 도전성 피쳐(105)에 대하여 전술한 것과 유사한 프로세스 및 재료를 이용하여 형성될 수 있다.
컨택트(270) 형성 후, 임의의 적절한 프로세스에 의해, 제1 상호접속부(도시하지 않음)가 격리층(260) 위에 형성될 수 있고, 제2 상호접속부[예컨대, 층(100)과 도전성 피쳐(105) 내에 이미 마련되지 않은 경우]가 층(100) 아래에 형성될 수 있다. 제1 상호접속부와 제2 상호접속부는, 각각의 MRAM 셀이 개별적으로 어드레싱 가능하도록, MRAM 셀 각각에 비트 라인 및 워드 라인과 같은 어드레싱 능력을 제공할 수 있다.
도 14를 참고하면, 그래프(1410)는 MTJ 구조(180)의 전자 스핀을 변경하기 위한 예시적인 전압 흐름을 예시한다. 흐름의 직사각형 형상은 전자 스핀 반전이 작동함을 나타낸다. 당업자라면, 도 14의 예는 설명을 위해 주어지는 것이지 제한하려는 의도는 없다는 것을 이해할 것이다. 이 예에서, 전자 스핀이 일방향일 때, MTJ 구조(180)에 걸친 저항값은 약 190 Ω 내지 약 200 Ω일 수 있다. 전자 스핀이 반전될 때, MTJ 구조(180)에 걸친 저항값은 약 250 Ω 내지 약 285 Ω일 수 있다. 전자 스핀을 변경하기 위해, 약 1.25 V의 양의 전압이 MTJ 구조(180)에 걸쳐 인가되고(1), 전압이 제거되며(2), 그 후 약 -1.25 V의 음의 전압이 MTJ 구조(180)에 걸쳐 인가된다(3). 전압은 제거될 수 있다(4). 전압 스핀을 원래대로 다시 변경하기 위해, 양의 전압이 MTJ 구조(180)에 걸쳐 인가될 수 있고(5), 그 다음에 전압이 제거될 수 있다(6).
몇몇 실시예에서는, 전자 스핀 가역성을 테스트하기 위해, 웨이퍼 수율 및 수용 테스트가 수행될 수 있다. 상부 전극(190)을 형성하는 데 이용되는 프로세스로 인해 수율이 증가되는데, 그 이유는 종래의 프로세스 및 재료를 이용할 때보다 많은 MRAM 셀이 기능적 전자 스핀 가역성(functional electron spin reversibility)을 포함하기 때문이다.
전술한 바로부터, MRAM 디바이스(10)는 여러 장점을 갖는다는 점을 이해해야만 한다. 예컨대, 상부 전극(190)의 재료 및 형성은 후속 프로세싱 단계에서 MTJ 구조(180)로의 산소 침투 가능성을 방지하도록 선택되고 형성된다. 특히, 상부 전극(190)의 구조는 (111) 면심 입방체로 배향된 결정의 피크 농도와, 약 400 Mpa보다 큰 응력을 받는 필름을 제공하도록 제어된 응력 특징을 갖는다. 상부 전극(190)의 재료는 몇몇 실시예에서 질화티탄도 또함 포함할 수 있고, 이는 이들 프로세스에서 산화가 발생하는 온도가 비교적 높다(예컨대, 10초 이하의 짧은 지속 기간 동안 약 450 ℃ 초과 또는 70초가 넘는 긴 지속 기간 동안 약 1000 ℃ 초과)는 장점을 갖는다. 질화티탄이 산화에 대한 저항성이 있기 때문에, 산화된 질화티탄 입자로부터 MTJ 구조(180)로의 산소의 확산은 발생하기 어렵다. 이와 같이, MTJ 구조(180)로의 산소의 확산 또는 침투가 완화되거나 방지되고, 이에 따라 MTJ 구조(180)가 전자 가역성에 실패하는 것을 방지한다.
추가로, 웨이퍼 수용 테스트 및 MRAM 디바이스(10)의 회로 프로브 수율이 종래의 디바이스에 비해 향상된다. 또한, MRAM 디바이스(10)를 위한 프로세스 흐름이 단축될 수 있고, 예컨대 상부 전극(190)을 위한 보호 마스크(들)의 비용을 절감할 수 있다.
실시예는, 비아 위에 저부 전극을 형성하는 단계로서, 비아는 저부 전극을 자기저항 랜덤 액세스 메모리 디바이스(MRAM)를 위한 제어 라인에 전기적으로 커플링하는 것인 저부 전극 형성 단계를 포함하는 방법이다. 자기 터널 접합부(MTJ)가 저부 전극 위에 형성된다. 상부 전극이 MTJ 위에 형성되고, 상부 전극의 재료는 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 제1 재료로 형성된다.
다른 실시예는, 자기저항 랜덤 액세스 메모리 디바이스(MRAM)의 저부 전극을 형성하는 단계를 포함하는 방법이다. 자기 터널 접합부(MTJ)는 저부 전극 위에 형성되고, MTJ는 반강자성층, 피닝층 및 자유층을 포함한다. 상부 전극은 MTJ 위에 형성되고, 상부 전극은 MTJ의 자유층에 물리적으로 커플링되며, 질화티탄을 포함한다.
다른 실시예는, 질화티탄 필름을 포함하고, 우세한 결정 방위 농도로서 결정 방위 (111)을 포함하는 상부 전극을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀이다. MRAM 셀은 상부 전극 아래에 배치되는 자기 터널 접합부(MTJ)와, MTJ 아래에 배치되는 저부 전극을 더 포함한다.
다른 실시예는, 저부 전극 비아에 의해 하부 기판의 금속 피쳐에 접속되는 저부 전극을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스이다. MRAM 디바이스는 저부 전극 위에 배치되는 자기 터널 접합부(MTJ)와, MTJ 위에 배치되고, 10초 이하에서 450 ℃의 산화 온도를 갖는 재료를 포함하는 상부 전극을 더 포함한다.
앞의 설명은, 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 다수의 실시예의 피쳐들을 약술한다. 당업자는, 여기에서 소개되는 실시예들의 동일한 목적을 이행하고/이행하거나 상기 실시예들의 동일한 이점을 달성하는 다른 프로세스 및 구조를 구성 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야만 한다. 당업자는 또한, 그러한 등가의 구성은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상 및 범위로부터 벗어나는 일 없이 다양한 변화, 교체 및 변경을 실시할 수 있다는 점을 이해해야만 한다.
<부기>
1. 방법으로서,
비아 위에 저부 전극을 형성하는 단계로서, 비아는 저부 전극을 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 디바이스를 위한 제어 라인에 전기적으로 커플링하는 것인 저부 전극 형성 단계;
저부 전극 위에 자기 터널 접합부(Magnetic Tunnel Junction; MTJ)를 형성하는 단계; 및
MTJ 위에 상부 전극을 형성하는 단계로서, 상부 전극의 재료는 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 제1 재료로 형성되는 것인 상부 전극 형성 단계
를 포함하는 방법.
2. 제1항에 있어서, MTJ를 형성하는 단계는
강자성층을 형성하는 단계;
강자성층 위에 피닝층을 형성하는 단계; 및
피닝층 위에 자유층을 형성하는 단계
를 포함하는 것인 방법.
3. 제2항에 있어서, MTJ를 형성하는 단계는 강자성층과 피닝층 사이 또는 피닝층과 자유층 사이에 터널 배리어층을 형성하는 단계를 더 포함하는 것인 방법.
4. 제1항에 있어서, 제1 재료는 질화티탄을 포함하는 것인 방법.
5. 제1항에 있어서, 제1 재료는 (111)의 격자면 방위를 지닌 최대 개수의 결정을 갖는 결정질 구조인 것인 방법.
6. 제1항에 있어서,
상부 전극과 MTJ를 테이퍼진 형상으로 성형하는 단계; 및
상부 전극의 측벽과 MTJ의 측벽 위에 보호 유전체층을 형성하는 단계
를 더 포함하고, 상부 전극의 상부면에는 보호 유전체층이 없고, MTJ의 상부면에는 보호 유전체층이 없는 것인 방법.
7. 제1항에 있어서,
상부 전극 위에 유전체 재료를 형성하는 단계; 및
유전체 재료를 관통하여 도전성 비아를 형성하는 단계
를 더 포함하고, 도전성 비아의 저부면은 상부 전극의 상부면을 완전히 덮는 것인 방법.
8. 자기저항 랜덤 액세스 메모리(MRAM) 셀로서,
질화티탄 필름을 포함하고, 결정 방위 (111)을 우세한 결정 방위 농도(dominant crystal orientation concentration)로서 포함하는 상부 전극;
상부 전극 아래에 배치되는 자기 터널 접합부(MTJ); 및
MTJ 아래에 배치되는 저부 전극
을 포함하는 MRAM 셀.
9. 제8항에 있어서, MTJ는
저부 전극에 커플링되는 반강자성층;
반강자성층 위의 피닝층(pinning layer); 및
피닝층 위의 자유층
을 포함하는 것인 MRAM 셀.
10. 제9항에 있어서, MTJ는 반강자성층과 피닝층 사이 또는 피닝층과 자유층 사이에 배치되는 터널 배리어층을 더 포함하는 것인 MRAM 셀.
11. 제8항에 있어서, MTJ와 상부 전극은 그 각각의 측방향 범위에서 공유된 인터페이스를 갖는 것인 MRAM 셀.
12. 제8항에 있어서, 상부 전극은 탄탈을 포함하는 제2 필름을 더 포함하는 것인 MRAM 셀.
13. 제12항에 있어서, 제2 필름은 질화탄탈이고, 상부 전극의 상부면은 제2 필름의 상부면보다 매끄러운 것인 MRAM 셀.
14. 제8항에 있어서, 상부 전극은 약 400 Mpa을 초과하는 인장 응력을 갖는 것인 MRAM 셀.
15. 자기저항 랜덤 액세스 메모리(MRAM) 디바이스로서,
저부 전극 비아에 의해 하부 기판의 금속 피쳐(feature)에 접속되는 저부 전극;
저부 전극 위에 배치되는 자기 터널 접합부(MTJ); 및
MTJ 위에 배치되는 상부 전극으로서, 이 상부 전극은 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 재료를 포함하는 것인 상부 전극
을 포함하는 MRAM 디바이스.
16. 제15항에 있어서, MTJ는
저부 전극에 커플링되는 강자성층;
강자성층 위의 피닝층; 및
피닝층 위의 자유층
을 포함하는 것인 MRAM 디바이스.
17. 제16항에 있어서, MTJ는 강자성층과 피닝층 사이 또는 피닝층과 자유층 사이에 배치되는 터널 배리어층을 더 포함하는 것인 MRAM 디바이스.
18. 제15항에 있어서,
MTJ의 측벽과 상부 전극의 측벽 상에 배치되는 보호 유전체층을 더 포함하고, MTJ의 상부면과 상부 전극의 상부면은 보호 유전체층이 없는 것인 MRAM 디바이스.
19. 제15항에 있어서,
상부 전극에 커플링되고 유전체층을 관통하여 연장되는 도전체를 더 포함하고, 도전체의 저부면은 상부 전극의 상부면을 완전히 덮는 것인 MRAM 디바이스.
20. 제15항에 있어서, 상부 전극의 상부면에는 유전체가 없는 것인 MRAM 디바이스.

Claims (10)

  1. 방법으로서,
    비아 위에 저부 전극을 형성하는 단계로서, 비아는 저부 전극을 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 디바이스를 위한 제어 라인에 전기적으로 커플링하는 것인 저부 전극 형성 단계;
    저부 전극 위에 자기 터널 접합부(Magnetic Tunnel Junction; MTJ)를 형성하는 단계; 및
    MTJ 위에 상부 전극을 형성하는 단계로서, 상부 전극의 재료는 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 제1 재료를 포함하는 것인 상부 전극 형성 단계
    를 포함하고,
    상기 제1 재료는 질화티탄을 포함하고,
    상기 상부 전극은 탄소 및 실리콘 중 적어도 하나를 포함하는 도펀트로 도핑되며, 400 Mpa 초과의 인장 응력을 갖는 방법.
  2. 자기저항 랜덤 액세스 메모리(MRAM) 셀로서,
    질화티탄 필름을 포함하고, 결정 방위 (111)을 우세한 결정 방위 농도(dominant crystal orientation concentration)로서 포함하는 상부 전극;
    상부 전극 아래에 배치되는 자기 터널 접합부(MTJ); 및
    MTJ 아래에 배치되는 저부 전극
    을 포함하고,
    상기 상부 전극은 탄소 및 실리콘 중 적어도 하나를 포함하는 도펀트로 도핑되고, 400 Mpa 초과의 인장 응력을 갖는 MRAM 셀.
  3. 제2항에 있어서, MTJ는
    저부 전극에 커플링되는 반강자성층;
    반강자성층 위의 피닝층(pinning layer); 및
    피닝층 위의 자유층
    을 포함하는 것인 MRAM 셀.
  4. 제3항에 있어서, MTJ는 반강자성층과 피닝층 사이 또는 피닝층과 자유층 사이에 배치되는 터널 배리어층을 더 포함하는 것인 MRAM 셀.
  5. 제2항에 있어서, MTJ와 상부 전극은 그 각각의 측방향 범위에서 공유된 인터페이스를 갖는 것인 MRAM 셀.
  6. 제2항에 있어서, 상부 전극은 탄탈을 포함하는 제2 필름을 더 포함하는 것인 MRAM 셀.
  7. 자기저항 랜덤 액세스 메모리(MRAM) 디바이스로서,
    저부 전극 비아에 의해 하부 기판의 금속 피쳐(feature)에 접속되는 저부 전극;
    저부 전극 위에 배치되는 자기 터널 접합부(MTJ); 및
    MTJ 위에 배치되는 상부 전극으로서, 이 상부 전극은 10초 이하에서 450 ℃보다 높은 산화 온도를 갖는 재료를 포함하는 것인 상부 전극
    을 포함하고,
    상기 재료는 질화티탄을 포함하고,
    상기 상부 전극은 탄소 및 실리콘 중 적어도 하나를 포함하는 도펀트로 도핑되며, 400 Mpa 초과의 인장 응력을 갖는 MRAM 디바이스.
  8. 제7항에 있어서,
    MTJ의 측벽과 상부 전극의 측벽 상에 배치되는 보호 유전체층을 더 포함하고, MTJ의 상부면과 상부 전극의 상부면은 보호 유전체층이 없는 것인 MRAM 디바이스.
  9. 제7항에 있어서,
    상부 전극에 커플링되고 유전체층을 관통하여 연장되는 도전체를 더 포함하고, 도전체의 저부면은 상부 전극의 상부면을 완전히 덮는 것인 MRAM 디바이스.
  10. 제7항에 있어서, 상부 전극의 상부면에는 유전체가 없는 것인 MRAM 디바이스.
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