CN110957981B - 一种增益与阻抗匹配分离的无电感低噪声放大器 - Google Patents
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Abstract
本发明公开了一种增益与阻抗匹配分离的无电感低噪声放大器，涉及射频集成电路技术领域，包括推挽放大器、电压缓冲器和反馈电阻，所述推挽放大器输入端作为所述低噪声放大器输入端，所述推挽放大器输出端连接至所述电压缓冲器输入端，所述电压缓冲器输出端作为所述低噪声放大器输出端，所述反馈电阻两端分别连接至所述电压缓冲器输出端和所述推挽放大器输入端。本发明提供的电路结构同时满足低噪声放大器的增益放大和输入阻抗匹配的要求，避免阻性反馈共源极放大电路的反馈电阻限制对系统增益和MOS管沟道电阻同时限制的问题，将输入阻抗与射频接收机天线之间匹配更加灵活，电路的系统增益更大，放大器的噪声更低，大大减小电路设计与实现难度。
Description
技术领域
本发明涉及射频集成电路技术领域，尤其涉及一种增益与阻抗匹配分离的无电感低噪声放大器。
背景技术
随着物联网的应用越来越广，无线通信芯片的需求越来越迫切。在射频收发前端，一般无电感的低噪声放大器(Low Noise Amplifier,LNA)采用阻性反馈的共源极放大电路，利用反馈电阻将输出电压给输入端反馈一个电流。
LNA为了实现低噪声放大，需要考虑输入阻抗匹配与放大增益的问题；传统无电感LNA采用阻性反馈的共源极放大电路，反馈电阻需要同时满足阻抗匹配和放大增益；射频接收前端为收发天线，天线等效的“辐射阻抗”RS为50Ω，为了实现低插入损耗得到更小的噪声，LNA的输入电阻必须与天线端匹配；LNA系统增益与反馈电阻成正比，为了实现高增益，往往需要较大的反馈电阻；反馈电阻又同时受到远小于MOS管沟道电阻限制。由于反馈电阻同时满足MOS管沟道电阻与高系统增益的要求。反馈电阻的取值在两者中互相限制，造成实现难度大的缺点。
因此，本领域的技术人员致力于开发一种增益与阻抗匹配分离的无电感低噪声放大器，解决传统无电感LNA中阻抗匹配和放大增益互相限制的问题。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何解决传统无电感LNA中阻抗匹配和放大增益互相限制的问题。
为实现上述目的，本发明提供了一种增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述低噪声放大器包括推挽放大器、电压缓冲器和反馈电阻，所述推挽放大器输入端作为所述低噪声放大器输入端，所述推挽放大器输出端连接至所述电压缓冲器输入端，所述电压缓冲器输出端作为所述低噪声放大器输出端，所述反馈电阻两端分别连接至所述电压缓冲器输出端和所述推挽放大器输入端。
进一步地，所述推挽放大器作为主增益级，所述电压缓冲器提供电压缓冲，所述反馈电阻用于调节输入阻抗和系统增益。
进一步地，所述推挽放大器包括第一组放大元件和第二组放大元件，所述第一组放大元件和第二组放大元件输入端并接作为所述推挽放大器输入端，所述第一组放大元件和第二组放大元件输出端并接作为所述推挽放大器输出端。
进一步地，所述电压缓冲器由电压跟随器的结构组成。
进一步地，所述反馈电阻满足与射频天线辐射阻抗的匹配要求。
进一步地，所述第一组放大元件包括第一NMOS晶体管，所述第二组放大元件包括第一PMOS晶体管，所述第一NMOS晶体管和第一PMOS晶体管的栅极并接作为所述推挽放大器输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极并接作为所述推挽放大器输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接至电源。
进一步地，所述第一组放大元件和第二组放大元件采用共源共栅放大器结构。
进一步地，所述电压跟随器为源跟随器。
进一步地，所述第一组放大元件包括第二NMOS晶体管和第三NMOS晶体管，所述第二组放大元件包括第二PMOS晶体管和第三PMOS晶体管，所述第二NMOS晶体管和第二PMOS晶体管的栅极并接作为所述推挽放大器输入端，所述第三NMOS晶体管和第三PMOS晶体管的漏极并接作为所述推挽放大器输出端，所述第二NMOS晶体管的源极接地，所述第二PMOS晶体管的源极连接至电源，所述第二NMOS晶体管的漏极连接至所述第三NMOS晶体管的源极，所述第二PMOS晶体管的漏极连接至所述第三PMOS晶体管的源极，所述第三NMOS晶体管的栅极连接至第一直流偏置电压，所述第三PMOS晶体管的栅极连接至第二直流偏置电压。
进一步地，所述源跟随器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管和第四NMOS晶体管的栅极并接作为所述源跟随器输入端，所述第四PMOS晶体管和第四NMOS晶体管的源极并接作为所述源跟随器输出端，所述第四PMOS晶体管的漏极接地，所述第四NMOS晶体管的漏极连接至电源。
本发明的有益技术效果为：
1、通过反馈电阻将第二级输出作为反馈点，输入阻抗与系统增益和反馈电阻同时正相关。为了获得更低的噪声和更高的电路开环增益，需要更大的gMS和ROUT，好的输入匹配对应需要更大的反馈电阻RF，更大的RF带来更高的系统增益和更低的噪声系数，打破了原有电路RF受到MOS管参数的限制，更容易实现电路的系统增益、噪声和匹配的调节，大大提升了电路设计的灵活性。
2、电路结构同时满足低噪声放大器的增益放大和输入阻抗匹配的要求，避免阻性反馈共源极放大电路的反馈电阻RF限制对系统增益和MOS管沟道电阻同时限制的问题，将输入阻抗与射频接收机天线之间匹配更加灵活，电路的系统增益更大，放大器的噪声更低，大大减小电路设计与实现难度。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1是传统阻性反馈共源极LNA电路结构图；
图2是本发明的一个较佳实施例的电路结构图；
图3是本发明的另一个较佳实施例的电路结构图。
具体实施方式
以下参考说明书附图介绍本发明的优选实施例，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。
在射频集成电路技术领域，通过电路，利用电磁波实现信息的无线发送和无线接收。本发明提供的一种增益与阻抗匹配分离的无电感LNA电路结构应用在射频接收通路第一级，适用于射频接收机前端低噪声的信号放大电路设计。
传统的无电感LNA为电阻反馈共源极放大器，如图1所示，以下对该类型的LNA的输入阻抗和放大增益进行计算：
等效跨导gMS为：
gMS＝gMNS+gMPS (1)
式中，gMNS和gMPS分别是MOS管MNS和MPS的跨导。
输出阻抗ROUT为：
ROUT＝rMNS||rMPS＞＞RF (2)
式中，rMNS和rMPS分别是MOS管MNS和MPS的沟道导通电阻。
在满足输出阻抗远大于反馈电阻RF，即式(2)条件下计算得到的放大增益AS1为：
AS1≈-gmRF (3)
计算得到的输入阻抗RIN为：
在与射频天线“辐射阻抗”RS匹配条件下系统增益为：
为了满足与射频天线“辐射阻抗”RS匹配以求更小插入损耗来获得更小的噪声，同时为了低噪声放大器具有较大的增益，需要将公式(4)和(5)同时得到满足：
由于ROUT＝rMNS||rMPS是MOS管MPS和MNS的导通电阻并联，由于受到MOS本身特性的影响ROUT实际值不会较大，这就限制了RF的取值，限制了系统的增益和输入端的匹配，使电路的灵活性降低，限制电路的设计。
实施例1：
低噪声放大器作为射频接收机的第一级，接收来自于射频天线的射频信号并进行放大，为了减小RF对增益和输入阻抗的同时影响，本实施例提供了如图2所示的两级电路结构，将阻性反馈与电压缓冲器(voltage buffer)电路相结合，voltage buffer采用源跟随器电路结构。
如图2所示的电路结构由三部分组成：
1、推挽(push-pull)放大器组成的第一级放大电路；
2、源跟随器组成的voltage buffer级；
3、反馈电阻RF。
本实施例的工作过程是：
来自射频接收机天线的信号经由阻抗匹配网络至第一级放大电路输入端VIN，第一级作为主增益级，第二级提供voltage buffer，经过voltage buffer输出通过反馈电阻RF,将第二级的输出电压信号VOUT反馈至第一级的输入端VIN，主要起到调节输入阻抗和系统增益的作用。
下面计算本发明专利的增益和输入电阻，其中gMS＝gMNS+gMPS，ROUT＝rMNS||rMPS，gMF＝gMNF+gMPF，ROUT2＝rMNF||rMPF。
式中，gMNF和gMPF分别是MOS管MNF和MPF的跨导，rMNF和rMPF分别是MOS管MNF和MPF的沟道导通电阻。
第一级push-pull电路的增益为：
AS1＝-gMSROUT(7)
第二级voltage buffer电路增益为：
整个电路开环增益为：
AV_OPEN＝AS1·AS2≈-gMSROUT(9)
考虑反馈电阻RF输入电阻为：
在与射频天线“辐射阻抗”RS匹配条件下系统增益为：
式(11)与式(5)一致。
为了满足与射频天线“辐射阻抗”RS的匹配需要满足：
首先为了第一级放大器的开环增益AV具有较大值，需要较大的gMS和ROUT，较大gMS更有利于降低MOS的噪声，低噪声放大器可以实现更低的噪声系数。当较大的gMS和ROUT为了满足匹配要求，只需要设置RF值满足：
RF＝RS(1+gMSROUT) (13)
此时只需要根据电路要求设置gMS和ROUT，即可设置对应的RF值。较大的gMS和ROUT，对应更大的RF，代入公式(11)中又可以获得更大的系统增益。
反馈电阻RF变成与系统增益和输入阻抗正相关的参数，RF的取值不再受到限制。
实施例2：
如图3所示，在实施例1的基础上，实施例2中的第一级push-pull放大器采用共源共栅(cascode)电路结构，在电路原理不变的情况下，电路性能得到更好的改善。
VCN和VCP分别是为MOS管MNC和MPC的直流偏置电压，MNC和MNS，MPC和MPS分别组成cascode结构。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
Claims (6)
1.一种增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述低噪声放大器包括推挽放大器、电压缓冲器和反馈电阻，所述推挽放大器输入端作为所述低噪声放大器输入端，所述推挽放大器输出端连接至所述电压缓冲器输入端，所述电压缓冲器输出端作为所述低噪声放大器输出端，所述反馈电阻两端分别连接至所述电压缓冲器输出端和所述推挽放大器输入端；
所述推挽放大器包括第一组放大元件和第二组放大元件，所述第一组放大元件和第二组放大元件输入端并接作为所述推挽放大器输入端，所述第一组放大元件和第二组放大元件输出端并接作为所述推挽放大器输出端；
所述第一组放大元件包括第一NMOS晶体管，所述第二组放大元件包括第一PMOS晶体管，所述第一NMOS晶体管和第一PMOS晶体管的栅极并接作为所述推挽放大器输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极并接作为所述推挽放大器输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接至电源；
所述第一组放大元件和第二组放大元件采用共源共栅放大器结构；
所述第一组放大元件包括第二NMOS晶体管和第三NMOS晶体管，所述第二组放大元件包括第二PMOS晶体管和第三PMOS晶体管，所述第二NMOS晶体管和第二PMOS晶体管的栅极并接作为所述推挽放大器输入端，所述第三NMOS晶体管和第三PMOS晶体管的漏极并接作为所述推挽放大器输出端，所述第二NMOS晶体管的源极接地，所述第二PMOS晶体管的源极连接至电源，所述第二NMOS晶体管的漏极连接至所述第三NMOS晶体管的源极，所述第二PMOS晶体管的漏极连接至所述第三PMOS晶体管的源极，所述第三NMOS晶体管的栅极连接至第一直流偏置电压，所述第三PMOS晶体管的栅极连接至第二直流偏置电压。
2.如权利要求1所述的增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述推挽放大器作为主增益级，所述电压缓冲器提供电压缓冲，所述反馈电阻用于调节输入阻抗和系统增益。
3.如权利要求1所述的增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述电压缓冲器由电压跟随器的结构组成。
4.如权利要求1所述的增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述反馈电阻满足与射频天线辐射阻抗的匹配要求。
5.如权利要求3所述的增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述电压跟随器为源跟随器。
6.如权利要求5所述的增益与阻抗匹配分离的无电感低噪声放大器，其特征在于，所述源跟随器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管和第四NMOS晶体管的栅极并接作为所述源跟随器输入端，所述第四PMOS晶体管和第四NMOS晶体管的源极并接作为所述源跟随器输出端，所述第四PMOS晶体管的漏极接地，所述第四NMOS晶体管的漏极连接至电源。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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