CN110941585A - 基于fpga的数据处理系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的数据处理系统，所述数据处理系统包括数据处理模块；数据处理模块包括数据收发单元和数据处理单元；数据收发单元包括第一FPGA芯片；数据处理单元包括第一FPGA芯片组；第一FPGA芯片组包括第二FPGA芯片和第三FPGA芯片；第一FPGA芯片用于获取初始数据；第二FPGA芯片用于将初始数据发送至第三FPGA芯片；第三FPGA芯片用于获取目标数据。本发明中对各个功能单元进行模块化设计，各自独立且相互协作，存在体积小、研发成本及制造成本低等优点；提高了数据处理速度，提升了数据处理效率，减少了系统资源的占用率，提高了系统的整体性能，提高了用户需求实现的精准性。

Description

基于FPGA的数据处理系统

技术领域

本发明涉及数据处理技术领域，特别涉及一种基于FPGA(现场可编程逻辑门阵列)的数据处理系统。

背景技术

目前，核电站中的数据处理系统主要是基于CPU(中央处理器)进行处理，其采用串行式描述方式，需要依托操作系统指令译码执行，共享内存；又由于内存是共享的，就需要进行访问仲裁，而为利用访问的局限性，要维持缓存部件的一致性，因此会导致能效较为低；且CPU处理器的操作系统和应用软件很多代码对应用者不公开，只能做黑盒测试，不能做白盒测试。另外，现有核电站中的数据处理系统还存在体积小、成本较高、数据处理效率较低等缺陷。

发明内容

本发明要解决的技术问题是为了克服现有技术中数据处理系统存在处理处理速度慢、体积小、成本高、数据处理效率较低等缺陷，提供一种基于FPGA的数据处理系统。

本发明是通过下述技术方案来解决上述技术问题：

本发明提供一种基于FPGA的数据处理系统，所述数据处理系统包括至少一个数据处理模块；

所述数据处理模块包括至少一个数据收发单元和至少一个数据处理单元；

所述数据收发单元与所述数据处理单元电连接；

所述数据收发单元包括至少一个第一FPGA芯片；

所述数据处理单元包括至少一个第一FPGA芯片组；

所述第一FPGA芯片组包括一个第二FPGA芯片和一个第三FPGA芯片；

所述第二FPGA芯片分别与所述第一FPGA芯片和所述第三FPGA芯片电连接；

所述第一FPGA芯片用于获取传感器采集的初始数据并发送至所述第二FPGA芯片；

所述第二FPGA芯片用于将接收的所述初始数据发送至所述第三FPGA芯片；

所述第三FPGA芯片用于对所述初始数据进行处理并获取目标数据。

较佳地，当所述数据处理系统包括多个所述数据处理模块时，每个所述数据处理模块分别获取不同类型的所述目标数据。

较佳地，所述第一FPGA芯片与所述第三FPGA芯片电连接；

所述第三FPGA芯片用于采用时分复用的数据传输方式接收所述初始数据，并对所述初始数据进行处理并获取所述目标数据；

所述第三FPGA芯片还用于将所述目标数据发送至所述第二FPGA芯片；

所述第二FPGA芯片用于将所述目标数据发送至所述第一FPGA芯片；

所述第一FPGA芯片用于将所述目标数据发送至其他所述数据处理模块中的所述数据处理单元。

较佳地，所述数据处理系统还包括缓存模块；

所述第三FPGA芯片与所述缓存模块电连接；

所述第三FPGA芯片用于采用背板通信的数据传输方式将所述目标数据存储至所述缓存模块。

较佳地，所述数据处理系统还包括数据通信单元；

所述数据通信单元包括至少一个第二FPGA芯片组；

所述第二FPGA芯片组包括一个第四FPGA芯片和一个第五FPGA芯片；

所述第四FPGA芯片分别与所述第三FPGA芯片和所述第五FPGA芯片电连接；

所述第四FPGA芯片用于获取所述第三FPGA芯片发送的所述目标数据并发送至所述第五FPGA芯片；

所述第五FPGA芯片用于对所述目标数据进行拆包处理并存储至所述缓存模块；

所述第五FPGA芯片还用于将所述目标数据发送至其他所述数据处理模块。

较佳地，所述第三FPGA芯片包括接口通信单元、数据响应单元和逻辑控制单元；

所述接口通信单元用于接收所述第二FPGA芯片发送的所述初始数据并发送至所述逻辑控制单元；

所述接口通信单元还用于向所述逻辑控制单元发送数据接收请求；

所述数据响应单元用于响应所述数据接收请求，接收所述初始数据并发送至逻辑控制单元；

所述逻辑控制单元用于根据设定逻辑规则对所述初始数据进行处理并获取所述目标数据。

较佳地，所述逻辑控制单元包括初始化单元、第一判断单元、格式转换单元和运算单元；

所述初始化单元、所述第一判断单元、所述格式转换单元和所述运算单元依次电连接；

所述初始化单元用于对进行所述初始数据进行初始化处理，并发送所述第一判断单元；

所述第一判断单元用于对判断所述初始数据中的硬件配置数据是否与预设配置数据一致，若否，则重新调用所述初始化单元；若是，则调用所述格式转换单元；

所述格式转换单元用于将所述初始数据的数据类型转换成设定格式并发送至所述运算单元；

所述运算单元用于对设定格式的所述初始数据进行运算处理并获取所述目标数据。

较佳地，所述逻辑控制单元还包括IO(输入输出)数据输入单元、背板通信数据输入单元、IO数据输出单元和背板通信数据输出单元；

在所述初始数据中的硬件配置数据与预设配置数据一致时，所述第一判断单元用于调用所述IO数据输入单元获取第一数据格式的所述初始数据；

所述格式转换单元用于将第一数据格式的所述初始数据转换为第一设定格式的所述初始数据并发送至所述运算单元；

其中，所述第一设定格式为符合IO通信规则的数据格式；

所述运算单元用于对所述第一设定格式的所述初始数据进行运算处理获取所述目标数据并发送至所述IO数据输出单元；

所述IO数据输出单元用于打包并发送所述第一设定格式的所述目标数据；和/或，

在所述初始数据中的硬件配置数据与预设配置数据一致时，所述第一判断单元用于调用所述背板通信数据输入单元获取第二数据格式的所述初始数据；

所述格式转换单元用于将第二数据格式的所述初始数据转换为第二设定格式的所述初始数据并发送至所述运算单元；

其中，所述第二设定格式为符合背板通信规则的数据格式；

所述运算单元用于对所述第二设定格式的所述初始数据进行运算处理获取所述目标数据并发送至所述背板通信数据输出单元；

所述背板通信数据输出单元用于打包并发送所述第二设定格式的所述目标数据。

较佳地，当所述数据处理系统包括多个所述数据处理模块时，每个所述数据处理模块中的所述逻辑控制单元还包括逻辑保护单元；

所述逻辑保护单元用于根据多个所述数据处理模块对应的不同类型的所述目标数据，获取所述目标数据满足第二设定条件的所述数据处理模块的第一数量，以及获取多个所述数据处理模块的总数量；

所述逻辑保护单元还用于计算所述第一数量与所述总数量的比值，并判断所述比值是否大于设定阈值，若大于，则触发保护机制，生成第一控制指令并发送至所述数据收发单元；

所述数据收发单元用于根据所述第一控制指令触发目标设备开启保护工作。

较佳地，所述逻辑控制单元还包括报警单元；

所述报警单元与所述逻辑保护单元电连接；

所述逻辑保护单元还用于在所述比值大于所述设定阈值时生成第二控制指令并发送至报警单元；

所述报警单元用于根据所述第二控制指令发出报警信号。

本发明的积极进步效果在于：

本发明中，通过将数据处理系统中每个数据处理模块划分为三大功能单元，实现对各个功能单元的模块化设计，各自独立且相互协作，更有利于管理及维护，且存在体积小、降低了研发成本以及制造成本等优点；各个功能单元均采用FPGA芯片作为逻辑处理单元，提高了数据处理系统的处理速度，提升了处理效率；将背板通信或IO通信的数据格式统一设置为对应的设定格式，避免了需要人工判断不同数据类型的数据长度造成的失误，进一步地提高了数据处理系统的数据处理效率；另外，还具有高可靠性、安全性、便于验证的优点，也减少了系统资源的占用率，提高了系统的整体性能，提高了用户需求实现的精准性。

附图说明

图1为本发明实施例1的基于FPGA的数据处理系统的结构示意图。

图2为本发明实施例2的基于FPGA的数据处理系统的第一结构示意图。

图3为本发明实施例2的基于FPGA的数据处理系统的第二结构示意图。

图4为本发明实施例2的基于FPGA的数据处理系统中第三FPGA芯片的模块示意图。

图5为本发明实施例2的基于FPGA的数据处理系统中逻辑控制单元的模块示意图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

实施例1

如图1所示，本实施例的基于FPGA的数据处理系统包括至少一个数据处理模块1。

其中，当数据处理系统包括多个数据处理模块1时，每个数据处理模块1分别获取不同类型的目标数据。

数据处理模块1包括至少一个数据收发单元2和至少一个数据处理单元3，数据收发单元2与数据处理单元3电连接。

数据收发单元2包括至少一个第一FPGA芯片4，数据处理单元3包括至少一个第一FPGA芯片组5。

第一FPGA芯片组5包括一个第二FPGA芯片6和一个第三FPGA芯片7，第二FPGA芯片6分别与第一FPGA芯片4和第三FPGA芯片7电连接。

第一FPGA芯片4用于获取传感器采集的初始数据并发送至第二FPGA芯片6。

其中，当应用场景为核电站时，传感器采集的初始数据即为该核电站中各种类型的传感器数据，例如压力、温度等。

第二FPGA芯片6用于将接收的初始数据发送至第三FPGA芯片7。

第三FPGA芯片7用于对初始数据进行处理并获取目标数据。

具体地，第二FPGA芯片一般通过背板通信的方式接收第一FPGA芯片发送的数据，第三FPGA芯片采用时分复用的传输方式接收初始数据，根据核电技术处理该初始数据，并将处理得到的目标数据传输至其他基本模块进行处理。

其中，将第二FPGA芯片作为core PLD(核心逻辑处理)，将第三FPGA芯片作为ASPLD(专用逻辑处理)，通过建立不同功能模块的逻辑框架，保证了数据处理系统的可靠性；同时采用FPGA芯片保证数据处理的速度与效率。

本实施例中，通过将数据处理系统中每个数据处理模块划分为三大功能单元，实现对各个功能单元的模块化设计，各自独立且相互协作，更有利于管理及维护，且存在体积小、制造成本低等优点；各个功能单元均采用FPGA芯片作为逻辑处理单元，提高了数据处理系统的处理速度，提升了处理效率另外，还具有高可靠性、安全性、便于验证的优点，也减少了系统资源的占用率，提高了系统的整体性能，提高了用户需求实现的精准性。

实施例2

如图2所示，本实施例的基于FPGA的数据处理系统是对实施例1的进一步改进，具体地：

第一FPGA芯片4与第三FPGA芯片7电连接。

第三FPGA芯片7用于采用时分复用的数据传输方式接收初始数据，并对初始数据进行处理并获取目标数据。

第三FPGA芯片7还用于将目标数据发送至第二FPGA芯片6，第二FPGA芯片6用于将目标数据发送至第一FPGA芯片4，第一FPGA芯片4用于将目标数据发送至其他数据处理模块1中的数据处理单元3，以及将目标数据发送至硬件接口，直接控制电子器件的状态。

具体地，当其他数据处理模块中的数据处理单元也需要获取同一传感器数据且与传感器之间没有直接连接的IO接口时，接收到传感器数据的数据处理模块中的第三FPGA芯片先将传感器数据发送至该数据处理模块中的第二FPGA芯片，然后由第二FPGA芯片将接收的传感器数据转发至其他数据处理模块中的第二FPGA芯片中，再由其他数据处理模块中的第二FPGA芯片分别发送至各自的第三FPGA芯片中，此时每个数据处理模块的第三FPGA芯片中均获取到同一传感器数据。

当其他数据处理模块中的数据处理单元也需要获取同一传感器数据且与传感器之间有直接连接的IO接口时，接收到传感器数据的数据处理模块中的第三FPGA芯片先将传感器数据发送至该数据处理模块中的第二FPGA芯片，然后由第二FPGA芯片将传感器数据发送至第一FPGA芯片，然后由第一FPGA芯片将传感器数据分别发送至每个数据处理模块对应的数据输入通道中。

当其他数据处理模块中的数据处理单元需要向没有直接接口连接的第一FPGA芯片输入传感器数据时，可以由各自的第三FPGA芯片将传感器数据发送至第二FPGA芯片，再由第二FPGA芯片将传感器数据发送至由直接接口连接的数据处理模块中的第一FPGA芯片上，最终将传感器数据输出至对应的数据输入通道。

数据处理系统还包括缓存模块8，第三FPGA芯片7与缓存模块8电连接。

第三FPGA芯片7用于采用背板通信的数据传输方式将目标数据存储至缓存模块8。

数据处理系统还包括数据通信单元9，数据通信单元9包括至少一个第二FPGA芯片组10。

第二FPGA芯片组10包括一个第四FPGA芯片11和一个第五FPGA芯片12，第四FPGA芯片11分别与第三FPGA芯片7和第五FPGA芯片12电连接。

第四FPGA芯片11用于获取第三FPGA芯片7发送的目标数据并发送至第五FPGA芯片12，第五FPGA芯片12用于对目标数据进行拆包处理并存储至缓存模块8；第五FPGA芯片12还用于将目标数据发送至其他数据处理模块1。

例如，本实施例的数据处理系统应用在核电站方面，具体应用在核电站安全级仪控系统中。在核电站应用场景中通过布设多种类型的传感器来实时采集环境中各种类型的传感器数据。

数据处理系统可以对应一个机柜或者机箱。具体地，例如当数据处理系统对应一个机柜，该机柜中对应设置有三个机箱，每个机箱中设置有两个基本板卡，每个数据处理模块对应一个基本板卡，这样数据处理系统就会输出三组(即六种不同类型)的目标数据。

如图3所示，每个基本板卡(每个数据处理模块)上设置一个数据收发单元、一个数据处理单元和一个数据通信单元，其中，数据收发单元上设有一个第一FPGA芯片，第一FPGA芯片用于核心逻辑处理；数据处理单元上设有一个第二FPGA芯片和一个第三FPGA芯片，第二FPGA芯片用于核心逻辑处理，第三FPGA芯片用于专用逻辑处理；数据通信单元上设有一个第四FPGA芯片和一个第五FPGA芯片，第四FPGA芯片用于核心逻辑处理，第五FPGA芯片用于专用逻辑处理。

可以根据实际需求，在数据收发单元上增设一个用于专用逻辑处理的FPGA芯片，以使得数据收发单元可以作为数据处理单元或者数据通信单元使用。另外，也可以根据实际需求，在数据处理单元或数据通信单元中只设置一个FPGA芯片，此时模块功能相当于数据收发单元，以得到降低系统成本的目的。

数据通信单元主要用于不同基本板卡上的数据处理模块中的数据处理单元之间的背板通信，以及用于不同机箱之间的通信。

如图4所示，第三FPGA芯片7包括接口通信单元13、数据响应单元14和逻辑控制单元15。

接口通信单元13用于接收第二FPGA芯片6发送的初始数据并发送至逻辑控制单元15。

具体地，接口通信单元采用时分复用的传输方式接收初始数据，并将该初始数据根据固定帧格式打包并发送至第二FPGA芯片。

接口通信单元13还用于向逻辑控制单元15发送数据接收请求；

数据响应单元14用于响应数据接收请求，接收初始数据并发送至逻辑控制单元15；

逻辑控制单元15用于根据设定逻辑规则对初始数据进行处理并获取目标数据。其中，设定逻辑规则包括但不限于基于反应堆原理的核电站处理技术。

具体地，如图5所示，逻辑控制单元15包括初始化单元16、第一判断单元17、IO数据输入单元18、背板通信数据输入单元19、IO数据输出单元20、背板通信数据输出单元21、格式转换单元22和运算单元23。

初始化单元16、第一判断单元17、格式转换单元22和运算单元23依次电连接。

初始化单元16用于对进行初始数据进行初始化处理，并发送第一判断单元17；

第一判断单元17用于对判断初始数据中的硬件配置数据是否与预设配置数据一致，若否，则重新调用初始化单元16；若是，则调用格式转换单元22；

格式转换单元22用于将初始数据的数据类型转换成设定格式并发送至运算单元23；

运算单元23用于对设定格式的初始数据进行运算处理并获取目标数据。

其中，在初始数据中的硬件配置数据与预设配置数据一致时，第一判断单元17用于调用IO数据输入单元18获取第一数据格式的初始数据；

格式转换单元22用于将第一数据格式的初始数据转换为第一设定格式的初始数据并发送至运算单元23；

其中，第一设定格式为符合IO通信规则的数据格式；

运算单元23用于对第一设定格式的初始数据进行运算处理获取目标数据并发送至IO数据输出单元20；

IO数据输出单元20用于打包并发送第一设定格式的目标数据，在将目标数据发送至其他基础板卡上的数据处理模块时，采用背板通信的数据传输方式对数据进行打包并逐帧发送至外部接口。

在初始数据中的硬件配置数据与预设配置数据一致时，第一判断单元17用于调用背板通信数据输入单元19获取第二数据格式的初始数据；其中，硬件配置数据可以机柜、机箱以及基本板卡的编号等硬件参数。

格式转换单元22用于将第二数据格式的初始数据转换为第二设定格式的初始数据并发送至运算单元23；

其中，第二设定格式为符合背板通信规则的数据格式；

将数据类型转换为统一的数据格式(数据长度)，保证了在板卡间传输与机箱间传输发送的数据包长度固定，在每个数据处理单元收发数据时，不再需要通过人工方式根据不同的数据类型计算相应的数据长度，从而避免了因人为计算造成的失误。

运算单元23用于对第二设定格式的初始数据进行运算处理获取目标数据并发送至背板通信数据输出单元21。

其中，运算单元主要涉及基本逻辑运算，如非、与、或逻辑，能够只输入两个信号，仅对输入的两个信号进行处理，也可以通过配置不同的参数输入多个信号，对多个输入信号进行处理；还涉及基本数学运算，如比较逻辑，实现输入信号与设定值之间的比较，设定值可以通过配置写入不同的参数；还涉及延时操作，实现触点输入时，通过配置参数的方式实现触点从断开到闭合延时还是闭合到断开才延时的控制。若使用固定参数配置，将输入模式固定，则能够节省FPGA资源占用，从而提升数据处理系统的整体性能；同时，实现只能对应固定的用户需求，能够精准实现用户的特殊需求。

背板通信数据输出单元21用于打包第二设定格式的目标数据并发送至其他基础模块进行处理。

逻辑控制单元15还包括错误机制模块和测试注入模块。

错误机制模块主要用于比较当前获取的数据包ID(身份认证)是否与预设ID一致，若不一致则进行报错等。测试注入模块用于在屏蔽传感器数据的情况下手动测试机箱内各个信号。

当数据处理系统包括多个数据处理模块1时，每个数据处理模块1中的逻辑控制单元15还包括逻辑保护单元24。

逻辑保护单元24用于根据多个数据处理模块1对应的不同类型的目标数据，获取目标数据满足第二设定条件的数据处理模块1的第一数量，以及获取多个数据处理模块1的总数量；

逻辑保护单元24还用于计算第一数量与总数量的比值，并判断比值是否大于设定阈值，若大于，则触发保护机制，生成第一控制指令并发送至数据收发单元2；

数据收发单元2用于根据第一控制指令触发目标设备开启保护工作。

具体地，当数据处理系统输出三组(即六种不同类型)的目标数据时，逻辑保护单元为3取2保护逻辑单元。

对同一个机柜不同机箱的停堆信号先做预处理，并判断目标数据是否是测试信号，是否被旁通，当目标数据为测试信号且被旁通，则判断三组目标数据中是否对应三个不停堆信号，若是，则不触发停堆逻辑控制；若有两组或者两组以上的目标数据对应停堆信号，则触发停堆逻辑控制，将冗余机柜的信号做3取2逻辑，对反应堆起到冗余保护的作用，提高了系统安全性。

对于数据格式转换，具体地：

(1)定义的背板间通信模拟量数据的数据格式如下表所示：

由上表可知，模拟量一共占用6个字节，第一个字节存放小数点定点数信息与数据类型编号。1至4个字节存放24bit的模拟量数据，第6字节存放数据的质量码信息。其中，质量码描述数据的来源状态，包含数据是否为测试注入信号、数据的品质是好还是坏、数据是否在合理范围内、有无超上下限情况等。

(2)定义的背板间通信数字量数据的数据格式如下表所示：

由上表可知，数字量与模拟量的数据长度相同，一共占用6个字节，第一个字节存放存储的数据数量与数据类型编号。1至4个字节中每一个字节都可以存放一个数据，4个字节的数据来源必须相同，不同来源的数据不能放置在同一个数字量数据包中。第6字节存放数据的质量码信息。其中，质量码描述数据的来源状态，包含数据是否为测试注入信号、数据的品质是好还是坏、数据是否在合理范围内、有无超上下限情况等。

(3)数据经过3取2处理后输出的数据格式如下表所示：

偏移地址	数据	含义
			0-5	XX	冗余数据
6-11	XX	冗余数据
			12-17	XX	冗余数据
18-23	XX	数字量

由上表可知，3取2逻辑0-5字节存放第一个机柜中经过预处理产生的数据与其对应的状态。6-11字节存放第二个机柜中经过预处理产生的数据与其对应的状态。12-17字节存放第三个机柜中经过预处理产生的数据与其对应的状态。18-23存贮3取2逻辑最终输出的停堆结果。

另外，逻辑控制单元15还包括报警单元25。

报警单元25与逻辑保护单元24电连接；

逻辑保护单元24还用于在比值大于设定阈值时生成第二控制指令并发送至报警单元25；

报警单元25用于根据第二控制指令发出报警信号。

本实施例中，通过将数据处理系统中每个数据处理模块划分为三大功能单元，实现对各个功能单元的模块化设计，各自独立且相互协作，更有利于管理及维护，且存在体积小、制造成本低等优点；各个功能单元均采用FPGA芯片作为逻辑处理单元，提高了数据处理系统的处理速度，提升了处理效率；将背板通信或IO通信的数据格式统一设置为对应的设定格式，避免了需要人工判断不同数据类型的数据长度造成的失误，进一步地提高了数据处理系统的数据处理效率；另外，还具有高可靠性、安全性、便于验证的优点，也减少了系统资源的占用率，提高了系统的整体性能，提高了用户需求实现的精准性。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种基于FPGA的数据处理系统，其特征在于，所述数据处理系统包括至少一个数据处理模块；

所述数据处理模块包括至少一个数据收发单元和至少一个数据处理单元；

所述数据收发单元与所述数据处理单元电连接；

所述数据收发单元包括至少一个第一FPGA芯片；

所述数据处理单元包括至少一个第一FPGA芯片组；

所述第一FPGA芯片组包括一个第二FPGA芯片和一个第三FPGA芯片；

所述第二FPGA芯片分别与所述第一FPGA芯片和所述第三FPGA芯片电连接；

所述第一FPGA芯片用于获取传感器采集的初始数据并发送至所述第二FPGA芯片；

所述第二FPGA芯片用于将接收的所述初始数据发送至所述第三FPGA芯片；

所述第三FPGA芯片用于对所述初始数据进行处理并获取目标数据。

2.如权利要求1所述的基于FPGA的数据处理系统，其特征在于，当所述数据处理系统包括多个所述数据处理模块时，每个所述数据处理模块分别获取不同类型的所述目标数据。

3.如权利要求1所述的基于FPGA的数据处理系统，其特征在于，所述第一FPGA芯片与所述第三FPGA芯片电连接；

所述第三FPGA芯片用于采用时分复用的数据传输方式接收所述初始数据，并对所述初始数据进行处理并获取所述目标数据；

所述第三FPGA芯片还用于将所述目标数据发送至所述第二FPGA芯片；

所述第二FPGA芯片用于将所述目标数据发送至所述第一FPGA芯片；

所述第一FPGA芯片用于将所述目标数据发送至其他所述数据处理模块中的所述数据处理单元。

4.如权利要求1所述的基于FPGA的数据处理系统，其特征在于，所述数据处理系统还包括缓存模块；

所述第三FPGA芯片与所述缓存模块电连接；

所述第三FPGA芯片用于采用背板通信的数据传输方式将所述目标数据存储至所述缓存模块。

5.如权利要求4所述的基于FPGA的数据处理系统，其特征在于，所述数据处理系统还包括数据通信单元；

所述数据通信单元包括至少一个第二FPGA芯片组；

所述第二FPGA芯片组包括一个第四FPGA芯片和一个第五FPGA芯片；

所述第四FPGA芯片分别与所述第三FPGA芯片和所述第五FPGA芯片电连接；

所述第四FPGA芯片用于获取所述第三FPGA芯片发送的所述目标数据并发送至所述第五FPGA芯片；

所述第五FPGA芯片用于对所述目标数据进行拆包处理并存储至所述缓存模块；

所述第五FPGA芯片还用于将所述目标数据发送至其他所述数据处理模块。

6.如权利要求5所述的基于FPGA的数据处理系统，其特征在于，所述第三FPGA芯片包括接口通信单元、数据响应单元和逻辑控制单元；

所述接口通信单元用于接收所述第二FPGA芯片发送的所述初始数据并发送至所述逻辑控制单元；

所述接口通信单元还用于向所述逻辑控制单元发送数据接收请求；

所述数据响应单元用于响应所述数据接收请求，接收所述初始数据并发送至逻辑控制单元；

所述逻辑控制单元用于根据设定逻辑规则对所述初始数据进行处理并获取所述目标数据。

7.如权利要求6所述的基于FPGA的数据处理系统，其特征在于，所述逻辑控制单元包括初始化单元、第一判断单元、格式转换单元和运算单元；

所述初始化单元、所述第一判断单元、所述格式转换单元和所述运算单元依次电连接；

所述初始化单元用于对进行所述初始数据进行初始化处理，并发送所述第一判断单元；

所述第一判断单元用于对判断所述初始数据中的硬件配置数据是否与预设配置数据一致，若否，则重新调用所述初始化单元；若是，则调用所述格式转换单元；

所述格式转换单元用于将所述初始数据的数据类型转换成设定格式并发送至所述运算单元；

所述运算单元用于对设定格式的所述初始数据进行运算处理并获取所述目标数据。

8.如权利要求7所述的基于FPGA的数据处理系统，其特征在于，所述逻辑控制单元还包括IO数据输入单元、背板通信数据输入单元、IO数据输出单元和背板通信数据输出单元；

在所述初始数据中的硬件配置数据与预设配置数据一致时，所述第一判断单元用于调用所述IO数据输入单元获取第一数据格式的所述初始数据；

所述格式转换单元用于将第一数据格式的所述初始数据转换为第一设定格式的所述初始数据并发送至所述运算单元；

其中，所述第一设定格式为符合IO通信规则的数据格式；

所述运算单元用于对所述第一设定格式的所述初始数据进行运算处理获取所述目标数据并发送至所述IO数据输出单元；

所述IO数据输出单元用于打包并发送所述第一设定格式的所述目标数据；和/或，

在所述初始数据中的硬件配置数据与预设配置数据一致时，所述第一判断单元用于调用所述背板通信数据输入单元获取第二数据格式的所述初始数据；

所述格式转换单元用于将第二数据格式的所述初始数据转换为第二设定格式的所述初始数据并发送至所述运算单元；

其中，所述第二设定格式为符合背板通信规则的数据格式；

所述运算单元用于对所述第二设定格式的所述初始数据进行运算处理获取所述目标数据并发送至所述背板通信数据输出单元；

所述背板通信数据输出单元用于打包并发送所述第二设定格式的所述目标数据。

9.如权利要求6所述的基于FPGA的数据处理系统，其特征在于，当所述数据处理系统包括多个所述数据处理模块时，每个所述数据处理模块中的所述逻辑控制单元还包括逻辑保护单元；

所述逻辑保护单元用于根据多个所述数据处理模块对应的不同类型的所述目标数据，获取所述目标数据满足第二设定条件的所述数据处理模块的第一数量，以及获取多个所述数据处理模块的总数量；

所述逻辑保护单元还用于计算所述第一数量与所述总数量的比值，并判断所述比值是否大于设定阈值，若大于，则触发保护机制，生成第一控制指令并发送至所述数据收发单元；

所述数据收发单元用于根据所述第一控制指令触发目标设备开启保护工作。

10.如权利要求9所述的基于FPGA的数据处理系统，其特征在于，所述逻辑控制单元还包括报警单元；

所述报警单元与所述逻辑保护单元电连接；

所述逻辑保护单元还用于在所述比值大于所述设定阈值时生成第二控制指令并发送至报警单元；

所述报警单元用于根据所述第二控制指令发出报警信号。

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