CN110931561B - 耗尽型鳍形晶体管及制作方法 - Google Patents

耗尽型鳍形晶体管及制作方法 Download PDF

Info

Publication number
CN110931561B
CN110931561B CN201910720901.0A CN201910720901A CN110931561B CN 110931561 B CN110931561 B CN 110931561B CN 201910720901 A CN201910720901 A CN 201910720901A CN 110931561 B CN110931561 B CN 110931561B
Authority
CN
China
Prior art keywords
fin
semiconductor
gate
semiconductor layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910720901.0A
Other languages
English (en)
Other versions
CN110931561A (zh
Inventor
刘清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Avago Technologies General IP Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies General IP Singapore Pte Ltd filed Critical Avago Technologies General IP Singapore Pte Ltd
Publication of CN110931561A publication Critical patent/CN110931561A/zh
Application granted granted Critical
Publication of CN110931561B publication Critical patent/CN110931561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种耗尽型鳍形晶体管及一种制作方法。一种晶体管包含至少一个鳍形结构(例如，三个鳍形结构)及栅极。所述鳍形结构安置在绝缘体上半导体衬底的半导体层上方，所述半导体层位于绝缘体层上方。所述栅极安置在所述鳍形结构的至少三侧及所述半导体层的一部分之上。所述晶体管的沟道在所述栅极下方安置在鳍形结构及所述部分中。

Description

耗尽型鳍形晶体管及制作方法
技术领域
本发明涉及晶体管。本发明还涉及鳍形场效晶体管(FINFET)的结构及制作技术。
背景技术
巨大的顾客需求驱动着电子及通信技术迅速进步，这使得各种电子装置得到广泛采用。晶体管是这些装置的基础电路组件。晶体管应用于各种各样的电路，且FINFET已用于互补金属氧化物半导体(CMOS)工艺中。晶体管设计上的改进会改进电子及通信装置中所使用的集成电路(IC)的实施及制造性。
发明内容
根据本发明的一个实施例，一种晶体管包括：至少一个鳍形结构，其安置在半导体层的一部分上方；及栅极，其安置在所述鳍形结构的至少三侧及半导体层的所述部分之上，所述部分邻近所述鳍形结构，其中所述晶体管的沟道在所述栅极下方安置在所述鳍形结构及所述半导体层的所述部分中。
根据本发明的一个实施例，一种集成电路包括：第一半导体鳍形结构，其安置在全耗尽型半导体层上方；第二半导体鳍形结构，其安置在所述全耗尽型半导体层上方；第三半导体鳍形结构，其安置在所述全耗尽型半导体层上方，其中所述第一半导体鳍形结构安置成与所述第二半导体鳍形结构平行，且所述第二半导体鳍形结构安置成与所述第三半导体鳍形结构平行，其中所述第一半导体鳍形结构与所述第二半导体鳍形结构间隔开第一距离，且所述第二半导体鳍形结构与所述第三半导体鳍形结构间隔开第二距离；第一沟道区部分，其在所述全耗尽型半导体层中位于所述第一半导体鳍形结构与所述第二半导体鳍形结构之间；第二沟道区部分，其在所述全耗尽型半导体层中位于所述第三半导体鳍形结构与所述第二半导体鳍形结构之间；及栅极，其安置在所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构中的每一者的至少三侧之上，且其中所述栅极安置在所述第一沟道区部分及所述第二沟道区部分之上。
根据本发明的一个实施例，一种方法包括：至少部分地在绝缘体上半导体衬底内设置隔离区，所述绝缘体上半导体衬底包括位于介电层上方的半导体层；在所述半导体层上方设置掩模；使用所述掩模蚀刻所述半导体层以设置第一鳍形结构、第二鳍形结构及第三鳍形结构，其中将所述半导体层蚀刻成使得所述半导体层的第一部分位于所述第一鳍形结构与所述第二鳍形结构之间且所述半导体层的第二部分位于所述第三鳍形结构与所述第二鳍形结构之间，其中所述第一部分及所述第二部分具有比所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构的高度小的厚度；及在所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构之上且在所述第一部分及所述第二部分之上设置栅极。
附图说明
结合附图参考详细说明将明了且更好地理解本发明的各个目标、方面、特征及优势，在附图中相似的参考字母始终标识对应的元件。在图式中，相似参考编号通常指示相同、功能类似及/或结构类似的元件。
图1是根据一些实施例的全耗尽型(FD)绝缘体上半导体(SOI)FINFET结构的平面俯视示意图；
图2是根据一些实施例的图1中所图解说明的在线2-2处截取的FD SOI FINFET结构的横截面示意图；
图3是根据一些实施例的图1中所图解说明的在线3-3处截取的FD SOI FINFET结构的横截面示意图；
图4是根据一些实施例的图1中所图解说明的在线4-4处截取的FD SOI FINFET结构的横截面示意图；
图5是根据一些实施例的图1中所图解说明的在线5-5处截取的FD SOI FINFET结构的横截面示意图；且
图6是流程图，其展示制作根据一些实施例的图1中所图解说明的FD SOI FINFET结构的操作。
具体实施方式
在介绍对示范性实施例进行详细图解说明的特征之前，应理解，本申请案并不仅限于说明中所陈述或图中所图解说明的细节或方法。还应理解，术语仅用于说明目的，并不应被视为具限制性。
大体参考各图，系统及形成晶体管结构的方法达成根据一些实施例的FINFET结构及FD SOI结构的优势。在一些实施例中，提供具有非量化宽度的FINFET。在一些实施例中，在使用SOI衬底的FD层的情况下，所述非量化宽度延伸超过鳍的宽度。在一些实施例中，FINFET设置在SOI衬底上，且是使用28nm/22nm及以下的FINFET及CMOS制作工艺的操作来制作。
在一些实施例中，在不增大鳍宽度的情况下增大FINFET结构的有效沟道宽度，且实现较高的驱动电流。在一些实施例中，将反馈偏压施加到FD SOI衬底以控制阈值电压且提高开关速度。在一些实施例中，动态地控制反馈偏压，且通过隐埋氧化物(BOX)层来提供所述反馈偏压。
在一些实施例中，结构及方法使有效沟道宽度增加了超过10％(例如，至少12％)且因此使载流量提高了超过10％(例如，至少12％)。通过无额外掩蔽或处理步骤的FINFET工艺来制造FINFET结构。在一些实施例中，所述结构提供具有三个鳍的FD SOI FINFET。在一些实施例中，所述结构提供具有单鳍、双鳍或其它数目个鳍的FD SOI FINFET。
一些实施例涉及一种晶体管，所述晶体管包含至少一个鳍形结构及栅极。所述鳍形结构安置在绝缘体上半导体衬底的绝缘体层上方。所述栅极安置在所述鳍形结构的至少三侧及所述半导体层的一部分之上。所述晶体管的沟道在所述栅极下方安置在鳍形结构及所述部分中。
一些实施例涉及一种集成电路，所述集成电路包括：第一半导体鳍形结构，其安置在全耗尽型半导体层上方；第二半导体鳍形结构，其安置在所述全耗尽型半导体层上方；及第三半导体鳍形结构，其安置在所述全耗尽型半导体层上方。所述第一半导体鳍形结构安置成与所述第二半导体鳍形结构平行，且所述第二半导体鳍形结构安置成与所述第三半导体鳍形结构平行。所述第一半导体鳍形结构与所述第二半导体鳍形结构间隔开第一距离，且所述第二半导体鳍形结构与所述第三半导体鳍形结构间隔开第二距离。所述集成电路还包含：第一沟道区部分，其在所述全耗尽型半导体层中位于所述第一半导体鳍形结构与所述第二半导体鳍形结构之间；及第二沟道区部分，其在所述全耗尽型半导体层中位于所述第三半导体鳍形结构与所述第二半导体鳍形结构之间。所述集成电路还包含栅极，所述栅极安置在所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构中的每一者的至少三侧之上。所述栅极安置在所述第一沟道区部分及所述第二沟道区部分之上。
一些实施例涉及一种方法。所述方法包含至少部分地在绝缘体上半导体衬底内设置隔离区。所述绝缘体上半导体衬底包含位于介电层上方的半导体层。所述方法还包含：在所述半导体层上方设置掩模；及使用所述掩模蚀刻所述半导体层以设置第一鳍形结构、第二鳍形结构及第三鳍形结构。将所述半导体层蚀刻成使得所述半导体层的第一部分位于所述第一鳍形结构与所述第二鳍形结构之间且所述半导体层的第二部分位于所述第三鳍形结构与所述第二鳍形结构之间。所述第一部分及所述第二部分具有比所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构的高度小的厚度。所述方法还包含：在所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构之上且在所述第一部分及所述第二部分之上设置栅极。
参考图1到5，集成电路或半导体结构100包含至少一个晶体管101。晶体管101设置在提供沟槽隔离区103的周界内，从而提供绝缘体上半导体衬底102(例如，全耗尽型绝缘体上硅衬底)。衬底102包含至少一个鳍形结构，例如安置在绝缘层120上方的鳍形结构106a、106b及106c(图2)。在一些实施例中，可使用任何适合的材料(例如硅、硅锗、锗等)来形成衬底102。衬底102可包含其它结构(未展示)，例如可通过植入及掺杂技术形成的隔离掺杂井。绝缘体上半导体衬底102包含块状衬底122，块状衬底122具有反馈偏压端子123、绝缘层120(例如，隐埋二氧化硅材料)及半导体层129。半导体层129是全耗尽型硅层，其在鳍形结构106a与106b之间的一部分104a处且在鳍形结构106b与106c之间的一部分104b处小于15纳米厚(例如，8nm厚的层)，且在鳍形结构106a到106c处小于115nm厚。
尽管图1到5中展示了三个鳍形结构106a、106b及106c，但晶体管101可根据系统参数及设计准则(例如，电流要求)而被制作成具有任何数目个鳍形结构106a、106b及106c(例如，1、3、4、5等)。三个鳍形结构106a、106b及106c由半导体层129的材料制作而成。可根据装置参数来设定鳍形结构106a到106c的尺寸。举例来说，在一些实施例中，鳍形结构的高度小于100nm(例如50nm)，宽度小于20nm(例如10nm)，间距小于60nm(例如40nm)，且三个鳍形结构106a、106b及106c之间的间隔小于50nm(例如20nm)。尽管鳍形结构106a、106b及106c由半导体层129的材料制作而成，但为阐释简明起见，三个鳍形结构106a、106b及106c被描述为安置在半导体层129上方。在一些实施例中，可针对装置性能选择鳍形结构106a到106c的长度，且鳍形结构106a到106c的长度由沟槽隔离区103界定。举例来说，在一些实施例中，鳍形结构106a到106c越宽且鳍形结构106a到106c越长，则栅极宽度越长且漏极/源极区130及132越大。在一些实施例中，鳍形结构106a到106c设置在薄的平坦半导体层129上方，且由沉积在所述薄的平坦半导体层129上方的材料蚀刻而成。
根据一些实施例，晶体管101包含栅极108b、虚设栅极108a、虚设栅极108c、漏极/源极区130(图2、4及5)、漏极/源极区132(图4及5)以及沟道区134(图3)。栅极108b是安置在栅极介电质上方的多晶硅材料。所述多晶硅材料可由金属材料替换。在一些实施例中，所述栅极介电质是高K值栅极介电材料或氧化物材料。
在一些实施例中，漏极/源极区130及132的位置、特性及大小可有所变化。在一些实施例中，术语“漏极/源极”指代源极或漏极。在一些实施例中，漏极/源极区130及漏极/源极区132是通过外延工艺形成的经重度经掺杂的N区或P区。
漏极/源极区130由虚设栅极108a限界，虚设栅极108a部分地位于沟槽隔离区103的一部分131之上，且漏极/源极区132由虚设栅极108c限界，虚设栅极108c至少部分地位于沟槽隔离区103的一部分133之上(图4)。在一些实施例中，虚设栅极108a及108c是多晶硅材料，所述多晶硅材料可由金属材料替换。
参考图3，沟道区134包含：鳍形结构106a的沟道部分142a、鳍形结构106b的沟道部分142b、鳍形结构106c的沟道部分142c、半导体层129的位于鳍形结构106a与鳍形结构106b之间的一部分104a及半导体层129的位于鳍形结构106c与鳍形结构106b之间的一部分104b。因此，在一些实施例中，沟道区134具有方波型横截面或重复沟槽横截面。沟道区134的有效栅极宽度是每一鳍形结构106a到106c的鳍高度乘以2加上鳍宽度，再加上部分104a到104b的宽度(例如，在鳍高度为50nm、鳍宽度为10nm且间隔为20nm的情况下，栅极宽度等于370nm，即栅极宽度＝(50nm*2+10nm)*3+2*20nm＝370nm)。在一些实施例中，在具有类似尺寸而不具有部分104a及104b的三个鳍形结构上方，晶体管101的栅极宽度实现了10％或大于10％的增大(例如，370nm/330nm-1＝沟道宽度增大12％)。增大的沟道宽度提供更大的电流控制能力(例如，大于10％的提高)。沟道区的沟道长度由栅极108b的宽度决定(例如，在图1中从左到右)。
可基于制作限制、装置参数及晶体管要求来选择其它鳍高度、宽度、间隔及间距。根据一些实施例，对晶体管的要求包含但不限于：晶体管宽度、晶体管深度及晶体管的栅极长度。在一些实施例中，仅单个鳍形结构具备一个部分104a或104b。在一些实施例中，仅单个鳍形结构具备两个部分104a及104b。在一些实施例中，两个鳍形结构具备部分104a及104b中的一者或两者。在一些实施例中，多于三个鳍形结构具备与部分104a及104b类似的额外中间部分。
在一些实施例中，沟道区134是位于栅极108b下方的未经掺杂全耗尽型区。在一些实施例中，沟道区134中仅部分104a及104b是全耗尽型区。在一些实施例中，沟道区134经部分掺杂且是部分耗尽型区。在一些实施例中，仅部分142a到142c被部分地掺杂且是部分耗尽型区，而部分104a及104b是全耗尽型。
根据一些实施例，下文参考图1到6描述制作半导体结构100的示范性流程600。参考图6，包含块状衬底122、绝缘层120及半导体层129的绝缘体上半导体衬底102被用于形成鳍形结构106a到106c的硬掩模及芯棒(mandrel)覆盖。在一些实施例中，半导体层129为60nm厚。在操作602中，使芯棒经受侧壁氧化工艺以形成与鳍形结构106a到106c的宽度对应的氧化物掩模。在一些实施例中，氧化物掩模特征的宽度是大约10nm。利用工艺控制来获得8nm厚的部分104a及104b。
在形成氧化物掩模之后，使半导体层129经受蚀刻操作(例如，干式蚀刻)以形成鳍形结构106a到106c。在一些实施例中，与常规光刻技术相比，氧化物掩模实现较小的鳍形结构宽度。根据一些实施例，通过反应性离子蚀刻(例如，RIE)、干式蚀刻或对位于硬掩模层下方的半导体层129具有选择性的其它工艺来蚀刻半导体层129。在蚀刻之后，移除硬掩模层。在一些实施例中，在不存在氧化物间隔件或氧化物掩模的情况下使用光刻图案化及蚀刻操作来形成鳍形结构106a到106c。
蚀刻半导体层129直到在部分104a及104b处留下大约8nm的材料为止。在一些实施例中，通过工艺选择性来控制鳍形结构106a到106c的深度或高度。展示了尽管三个鳍形结构106a、106b及106c，但根据一些实施例，可在衬底102中形成任何数目个鳍形结构或者形成鳍形结构阵列。
在操作604处，掩蔽并蚀刻包含部分104a及104b以及鳍形结构106a到106c的半导体层129以形成沟槽隔离区103。蚀刻出的沟槽隔离区103界定鳍形结构106a到106c的长度。在沉积操作中，利用氧化物材料填充沟槽。
在操作606处，通过保形沉积操作来沉积栅极介电材料及多晶硅虚设栅极材料。通过光刻蚀刻工艺选择性地移除栅极介电材料及多晶硅虚设栅极材料以留下栅极108b。在一些实施例中，从在鳍形结构106a到106c的端部上方的区域移除栅极介电材料。通过光刻蚀刻工艺选择性地移除多晶硅虚设栅极材料以留下虚设栅极108a及108c。根据一些实施例，可使用反应性离子蚀刻(例如，RIE)、干式蚀刻或对多晶硅材料具有选择性的其它工艺来形成虚设栅极108a及108c。在一些实施例中，使用用于形成栅极108b的同一光刻蚀刻工艺来形成虚设栅极108a及108c。在一些实施例中，多晶硅材料及虚设栅极可由金属材料(例如铜、铝或合金)替换。
在操作608处，形成漏极/源极区130及132(图4)。通过外延工艺来形成漏极/源极区130及132。漏极/源极区130及132安置在鳍形结构106a到106c以及部分104a及104b的相对端处(图4及5)。在外延之后，执行退火操作。虚设栅极108a及108c用作防止外延操作过生长的边界。用于漏极/源极区130及132的掺杂剂可以是任何适合类型的掺杂剂，例如正型(P型)掺杂剂或负型(N型)掺杂剂。根据一些实施例，选择性离子植入来形成漏极/源极区130及132。
在操作610处，提供层级间介电质。在一些实施例中，层级间介电质(ILD)是通过化学气相沉积沉积而成的氧化物层(SiO2)。在一些实施例中，可在ILD沉积之后移除虚设栅极108a及108c以及栅极108b且利用替换栅极材料来填充空隙。
在操作612中，可形成晶体管101的导电通路及触点。还可为集成电路或半导体结构100设置金属化层。在一些实施例中，与常规FINFET工艺相比，流程600的有利之处在于不需要额外掩模或额外工艺步骤。流程600实现全耗尽型及FINFET优势两者。
上文参考图式描述本发明。这些图式图解说明实施本发明的系统及方法以及程序的具体实施例的某些细节。然而，结合图式描述本发明不应被解释为对本发明施加图式中所呈现的任何限制。本文中主张的元件不应被解释为“构件加功能”元件，除非使用短语“用于…的构件”明确叙述所述元件。此外，无论权利要求书中是否明确叙述本发明中的元件、组件或方法步骤，所述元件、组件或方法步骤皆不旨在面向大众。
应注意，本发明的某些章节可结合功率电平引用例如“第一”及“第二”等术语以在这些功率电平之间进行识别及区分。这些术语不旨在在时间上或根据顺序讲述实体或操作(例如，第一功率电平及第二功率电平)，但在一些情形中，这些实体可包含此种关系。这些术语不限制可能的实体或操作的数目。
应注意，尽管本文中所提供的流程展示了方法步骤的具体次序，但应理解这些步骤的次序可与所描绘的次序不同。此外，可同时地或部分同时地执行两个或多于两个步骤。此变化将取决于所选择的软件及硬件系统且取决于设计者选择。应理解，所有此类变化皆在本发明的范围内。
虽然对方法及系统的前述书面说明使得所属领域的技术人员形成且使用当前被视为所述方法及系统的最佳模式的内容，但所属领域的技术人员应理解且应明白本文中存在具体实施例、方法及实例的变化、组合及等效内容。因此，本发明方法及系统不应受上述实施例、方法及实例限制，而是由在本发明的范围及精神内的所有实施例及方法限制。

Claims (20)

1.一种晶体管，其包括：
至少一个鳍形结构，其安置在半导体层的部分区域上方，所述至少一个鳍形结构具有顶部和底部，所述底部与所述半导体层的顶部表面共面；及
栅极，其安置在所述至少一个鳍形结构的至少三侧及所述半导体层的一部分之上，所述一部分邻近所述至少一个鳍形结构，其中所述晶体管的沟道在所述栅极下方安置在所述至少一个鳍形结构及所述半导体层的所述一部分中，其中所述半导体层是绝缘体上半导体衬底的全耗尽型硅层。
2.根据权利要求1所述的晶体管，其中所述栅极从第一鳍形结构到第二鳍形结构是连续的。
3.根据权利要求1所述的晶体管，其中漏极安置在所述至少一个鳍形结构的第一端处且安置在所述半导体层的在所述一部分之外的第一区中，并且源极安置在所述至少一个鳍形结构的第二端处且安置在所述半导体层的在所述一部分之外的第二区中。
4.根据权利要求1所述的晶体管，其进一步包括两个额外鳍形结构，所述两个额外鳍形结构位于所述至少一个鳍形结构的每一侧上，且所述一部分在所述额外鳍形结构之间延伸。
5.根据权利要求1所述的晶体管，其中所述至少一个鳍形结构的高度是50纳米或小于50纳米，且所述至少一个鳍形结构的宽度是10纳米或小于10纳米，由此所述晶体管的沟道宽度由于所述沟道部分地位于所述一部分中而至少大10％。
6.根据权利要求5所述的晶体管，其中相邻鳍形结构之间的间隔是20纳米或小于20纳米。
7.根据权利要求1所述的晶体管，其进一步包括：
沟槽隔离区，其环绕所述至少一个鳍形结构，其中所述至少一个鳍形结构包括三个鳍形结构。
8.根据权利要求7所述的晶体管，其中所述晶体管的有效沟道宽度比所述至少一个鳍形结构周围的周长高至少10％。
9.一种集成电路，其包括：
第一半导体鳍形结构，其安置在全耗尽型半导体层上方；
第二半导体鳍形结构，其安置在所述全耗尽型半导体层上方；
第三半导体鳍形结构，其安置在所述全耗尽型半导体层上方，其中所述第一半导体鳍形结构安置成与所述第二半导体鳍形结构平行，且所述第二半导体鳍形结构安置成与所述第三半导体鳍形结构平行，其中所述第一半导体鳍形结构与所述第二半导体鳍形结构间隔开第一距离，且所述第二半导体鳍形结构与所述第三半导体鳍形结构间隔开第二距离；
第一沟道区部分，其在所述全耗尽型半导体层中位于所述第一半导体鳍形结构与所述第二半导体鳍形结构之间；
第二沟道区部分，其在所述全耗尽型半导体层中位于所述第三半导体鳍形结构与所述第二半导体鳍形结构之间；及
栅极，其安置在所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构中的每一者的至少三侧之上，且其中所述栅极安置在所述第一沟道区部分及所述第二沟道区部分之上。
10.根据权利要求9所述的集成电路，其中所述栅极从所述第一半导体鳍形结构到所述第三半导体鳍形结构是连续的。
11.根据权利要求9所述的集成电路，其中所述栅极包括栅极介电层及栅极导体。
12.根据权利要求9所述的集成电路，其进一步包括：
第一虚设栅极，其至少部分地安置在第一隔离沟槽以及所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构的第一端上方。
13.根据权利要求12所述的集成电路，其进一步包括：
第二虚设栅极，其至少部分地安置在第二隔离沟槽以及所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构的第二端上方。
14.根据权利要求12所述的集成电路，其中所述第一虚设栅极安置在所述全耗尽型半导体层的在所述第一半导体鳍形结构与所述第二半导体鳍形结构之间的第一部分上方且安置在所述全耗尽型半导体层的在所述第三半导体鳍形结构与所述第二半导体鳍形结构之间的第二部分上方，且其中第二虚设栅极安置在所述全耗尽型半导体层的在所述第一半导体鳍形结构与所述第二半导体鳍形结构之间的第三部分上方且安置在所述全耗尽型半导体层的在所述第三半导体鳍形结构与所述第二半导体鳍形结构之间的第四部分上方。
15.根据权利要求9所述的集成电路，其进一步包括：
反馈偏压端子，其经配置以为与所述栅极相关联的晶体管设置电压阈值。
16.一种集成电路，其包括：
至少两个半导体鳍形结构，其平行安置在全耗尽型半导体层上，所述至少两个半导体鳍形结构每一者都具有顶部和底部，其中所述至少两个半导体鳍形结构中的每一者的所述底部与所述全耗尽型半导体层的顶部表面共面；
沟道区部分，其在所述全耗尽型半导体层中的所述至少两个半导体鳍形结构之间；及
栅极，其安置在所述至少两个半导体鳍形结构中的每一者的至少三侧之上，其中所述栅极安置在所述沟道区部分之上。
17.根据权利要求16所述的集成电路，其中所述栅极从所述至少两个半导体鳍形结构中的第一半导体鳍形结构到所述至少两个半导体鳍形结构中的第二半导体鳍形结构是连续的。
18.根据权利要求17所述的集成电路，其进一步包括：
第一虚设栅极，其至少部分地安置在第一隔离沟槽以及所述第一半导体鳍形结构和所述第二半导体鳍形结构的第一端上方。
19.根据权利要求18所述的集成电路，其进一步包括：
第二虚设栅极，其至少部分地安置在第二隔离沟槽以及所述第一半导体鳍形结构和所述第二半导体鳍形结构的第二端上方。
20.根据权利要求16所述的集成电路，其中所述栅极包括栅极介电层及栅极导体。
CN201910720901.0A 2018-09-20 2019-08-06 耗尽型鳍形晶体管及制作方法 Active CN110931561B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/137,148 2018-09-20
US16/137,148 US10804394B2 (en) 2018-09-20 2018-09-20 Fin structures on a fully depleted semiconductor layer including a channel region

Publications (2)

Publication Number Publication Date
CN110931561A CN110931561A (zh) 2020-03-27
CN110931561B true CN110931561B (zh) 2022-01-11

Family

ID=69856560

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910720901.0A Active CN110931561B (zh) 2018-09-20 2019-08-06 耗尽型鳍形晶体管及制作方法

Country Status (2)

Country Link
US (1) US10804394B2 (zh)
CN (1) CN110931561B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579750B1 (en) * 2000-02-22 2003-06-17 Advanced Micro Devices, Inc. Manufacturing method for fully depleted silicon on insulator semiconductor device
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US9530777B2 (en) * 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US20060289948A1 (en) 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
JP2008124423A (ja) * 2006-10-20 2008-05-29 Oki Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9082751B2 (en) 2011-09-14 2015-07-14 Broadcom Corporation Half-FinFET semiconductor device and related method
US8987126B2 (en) 2012-05-09 2015-03-24 GlobalFoundries, Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US9000489B2 (en) 2012-10-31 2015-04-07 International Business Machines Corporation Local interconnects for field effect transistor devices
KR20140099743A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9048123B2 (en) * 2013-09-19 2015-06-02 International Business Machines Corporation Interdigitated finFETs
US9484270B2 (en) * 2014-09-16 2016-11-01 International Business Machines Corporation Fully-depleted silicon-on-insulator transistors
US9082852B1 (en) 2014-12-04 2015-07-14 Stmicroelectronics, Inc. LDMOS FinFET device using a long channel region and method of manufacture
TWI652824B (zh) * 2015-04-13 2019-03-01 聯華電子股份有限公司 半導體結構及製程
US9659824B2 (en) * 2015-04-28 2017-05-23 International Business Machines Corporation Graphoepitaxy directed self-assembly process for semiconductor fin formation
CN107180784B (zh) * 2016-03-09 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10510743B2 (en) * 2017-07-18 2019-12-17 Hong Kong Applied Science and Technology Research Institute Company, Limited Step fin field-effect-transistor (FinFET) with slim top of fin and thick bottom of fin for electro-static-discharge (ESD) or electrical over-stress (EOS) protection
US10431676B2 (en) * 2017-12-28 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US20190267491A1 (en) * 2018-02-27 2019-08-29 Bruckewell Technology Corp., Ltd. Wavy fet structure
KR102532118B1 (ko) * 2018-03-20 2023-05-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579750B1 (en) * 2000-02-22 2003-06-17 Advanced Micro Devices, Inc. Manufacturing method for fully depleted silicon on insulator semiconductor device
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US9530777B2 (en) * 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate

Also Published As

Publication number Publication date
US10804394B2 (en) 2020-10-13
US20200098914A1 (en) 2020-03-26
CN110931561A (zh) 2020-03-27

Similar Documents

Publication Publication Date Title
US6706571B1 (en) Method for forming multiple structures in a semiconductor device
US8362568B2 (en) Recessed contact for multi-gate FET optimizing series resistance
KR101070845B1 (ko) ＦｉｎＦＥＴ 디바이스 구조의 형성 방법
US6833588B2 (en) Semiconductor device having a U-shaped gate structure
US6611029B1 (en) Double gate semiconductor device having separate gates
US6709982B1 (en) Double spacer FinFET formation
US6645797B1 (en) Method for forming fins in a FinFET device using sacrificial carbon layer
US9153657B2 (en) Semiconductor devices comprising a fin
CN100413039C (zh) 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法
KR101062029B1 (ko) 반도체 디바이스에서 게이트 임계 치수를 개선시키기 위한 게이트 물질 평탄화
KR102609555B1 (ko) 전계효과 트랜지스터, cmos 시스템온칩 및 이의 제조방법
US20110207298A1 (en) Dense pitch bulk finfet process by selective epi and etch
US6998301B1 (en) Method for forming a tri-gate MOSFET
KR20140099212A (ko) 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법
US9202919B1 (en) FinFETs and techniques for controlling source and drain junction profiles in finFETs
WO2004053963A1 (en) Damascene gate process with sacrificial oxide in semiconductor devices
US20160260741A1 (en) Semiconductor devices having fins, and methods of forming semiconductor devices having fins
US20050153485A1 (en) Narrow-body damascene tri-gate FinFET
US20240079471A1 (en) Mosfet device structure with air-gaps in spacer and methods for forming the same
JP3607917B2 (ja) トランジスタの製造方法およびアンダーゲート薄膜トランジスタ
CN110838470B (zh) 制造半导体装置的方法与半导体装置
CN110931561B (zh) 耗尽型鳍形晶体管及制作方法
CN108074974B (zh) 半导体装置的形成方法
US20230037719A1 (en) Methods of forming bottom dielectric isolation layers
CN108630752B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant