CN110912567A - 极化码的译码方法及设备 - Google Patents
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Abstract
本申请实施例提供一种极化码的译码方法及设备，该方法包括：接收设备接收待译码序列对应的对数似然比LLR序列；所述接收设备根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列。本申请实施例可以节省译码存储空间。
Description
技术领域
本申请涉及通信领域，尤其涉及一种极化码的译码方法及设备。
背景技术
通信系统通常采用信道编译码提高数据传输的可靠性，以保证通信的质量。土耳其教授Arikan提出的极化码(Polar codes)是第一个理论上可以达到香农容量且具有低编译码复杂度的好码。因此，Polar码在5G中具有很大的发展和应用前景。
目前常用的Polar码译码通常采用顺序消除列表(Successive Cancellationlist，SCL)译码。在SCL译码过程中，在每个译码阶段会产生L组译码结果，并且产生各译码阶段之间的关联指针。在此过程中，存储L份的译码结果，以及L份的译码指针。在译码完成以后，通过最后一次的译码指针作为入口从后往前逐个恢复译码结果。
然而，在SCL译码过程中，由于需要存储译码结果和译码指针，导致大量的存储空间被占用。
发明内容
本申请实施例提供一种极化码的译码方法及设备，以在译码过程中节省存储空间。
第一方面，本申请实施例提供一种极化码的译码方法，包括：
接收设备接收待译码序列对应的对数似然比LLR序列；
所述接收设备根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；Psum是Polar码译码中G运算用到的中间结果，
该u为终点节点的LLR的判决结果，GN为译码矩阵，所有的预设节点的位置，覆盖了整个译码比特所处的位置；
所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列，通过预设节点的Psum，就可以恢复出译码后序列，不需要存储译码指针，节省了存储空间。
在一种可能的设计中，所述接收设备根据所述每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到译码后序列，包括：
所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到每个所述译码层对应的译码结果；其中，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，所述1≤M≤log2N，所述K＝N/2M，所述M为整数；通过
可以得到每层译码层对应的译码结果，该GN为K×K矩阵，该Psum为K×1的行向量；
所述接收设备根据每个所述译码层对应的译码结果，得到译码后序列，其中，第M层译码结果对应的译码长度为N/2M，即在得到每个译码层的译码结果后，拼接得到译码后序列。
在一种可能的设计中，任一译码层中的预设节点在所述任一译码层中的节点位置与其它译码层中的预设节点在所述其它译码层中的节点位置不同。
在一种可能的设计中，所述接收设备根据每个所述译码层对应的译码结果，得到译码后序列，包括：
所述接收设备根据每个所述译码层中的预设节点所处的节点位置，确定每个所述译码层对应的译码结果在所述译码后序列中的译码位置，其中，每个所述译码层中的预设节点连续设置，所述译码位置对应所述连续设置的预设节点在译码层中所处的位置；
所述接收设备根据每个所述译码层对应的译码结果和译码位置，得到译码后序列。即对于各译码层而言，各译码层对应的译码结果在译码后序列中的译码位置与连续设置的预设节点在译码层中所处的位置相同。
在一种可能的设计中，所述第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
在SCL译码过程中，在进行终点节点的LLR的判决后，存在路径扩展的过程，为了避免计算量过大，一般通过搜索宽度L来限制路径扩展的条数。其中，搜索宽度L为路径扩展保留的最大路径条数。在对路径进行删减时，可以借助路径度量(Path Metric，PM)来确定保留或删减的路径。
在一种可能的设计中，所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列之前，还包括：
所述接收设备在得到第log2N层译码层的每个终点节点的判决结果后，根据所述终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新所述CRC运算结果，得到更新完成的CRC运算结果；该CRC运算可以为a(n)＝f(a(n–1)，x)，其中，a(n–1)为上一次CRC运算结果，x为当前终点结果的判决结果；
所述接收设备根据所述更新完成的CRC运算结果，得到校验通过的校验结果。
通过本实施例的CRC校验，在根据每个终点节点的判决结果进行CRC运算结果的更新操作后，就可以将该终点节点的判决结果以及LLR进行丢弃，不需要再进行存储，即本实施例不需要先恢复出校验序列，然后对校验序列进行校验，将通过校验的校验序列作为译码后序列，而是在判决过程中，逐比特进行校验，在得到最后一个终点节点的判决比特校验通过后，才恢复出最终的译码后序列。本申请实施例恢复出一条译码后序列，相对于现有技术需要恢复并存储多条校验序列而言，大大节省了存储空间。
在一种可能的设计中，所述接收设备根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，包括：
所述接收设备根据所述LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的Psum。
第二方面，本申请实施例提供一种接收设备，该接收设备可以为终端设备或网络设备，该接收设备包括：
接收模块，用于接收待译码序列对应的对数似然比LLR序列；
处理模块，用于根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；
所述处理模块还用于：根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列。
在一种可能的设计中，所述处理模块还具体用于：
根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到每个所述译码层对应的译码结果；其中，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，所述1≤M≤log2N，所述K＝N/2M，所述M为整数；
根据每个所述译码层对应的译码结果，得到译码后序列，其中，第M层译码结果对应的译码长度为N/2M。
在一种可能的设计中，任一译码层中的预设节点在所述任一译码层中的节点位置与其它译码层中的预设节点在所述其它译码层中的节点位置不同。
在一种可能的设计中，所述处理模块还具体用于：
根据每个所述译码层中的预设节点所处的节点位置，确定每个所述译码层对应的译码结果在所述译码后序列中的译码位置，其中，每个所述译码层中的预设节点连续设置，所述译码位置对应所述连续设置的预设节点在译码层中所处的位置；
根据每个所述译码层对应的译码结果和译码位置，得到译码后序列。
在一种可能的设计中，所述第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
在一种可能的设计中，所述处理模块还用于：在根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列之前，在得到第log2N层译码层的每个终点节点的判决结果后，根据所述终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新所述CRC运算结果，得到更新完成的CRC运算结果；
根据所述更新完成的CRC运算结果，得到校验通过的校验结果。
在一种可能的设计中，所述处理模块具体用于：
根据所述LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的Psum。
第三方面，本申请实施例提供一种接收设备，包括：存储器、处理器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行如上第一方面或第一方面各种可能的设计所述的方法。
第四方面，本申请实施例提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上第一方面或第一方面各种可能的设计所述的方法。
第五方面，本申请实施例提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行如上第一方面或第一方面各种可能的设计所述的方法。
第六方面，本申请实施例提供一种芯片，包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得所述处理器执行如上第一方面或第一方面各种可能的设计所述的方法。
本实施例提供的极化码的译码方法及设备，接收设备接收待译码序列对应的对数似然比LLR序列，接收设备根据LLR序列，得到每个译码层中的预设节点的部分和Psum，接收设备根据每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到译码后序列，本实施例通过预设节点的Psum，就可以恢复出译码后序列，不需要存储译码指针，节省了存储空间。
附图说明
图1为本申请提供的一种发送设备和接收设备的系统架构示意图；
图2为本申请实施例提供的极化码的译码方法的信令流程图；
图3为本申请实施例提供的译码图的结构示意图；
图4为本申请实施例提供的极化码的译码方法的流程示意图；
图5为本申请实施例提供的译码过程示意图一；
图6为本申请实施例提供的译码过程示意图二；
图7为本申请实施例提供的接收设备的模块示意图；
图8为本申请实施例提供的接收设备的硬件示意图；
图9为申请实施例提供的终端设备或网络设备的硬件示意图。
具体实施方式
本发明实施例描述的网络架构以及业务场景是为了更加清楚的说明本发明实施例的技术方案，并不构成对于本发明实施例提供的技术方案的限定，本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本发明实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例可以应用于无线通信系统，需要说明的是，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(Narrow Band-Internet of Things，NB-IoT)、全球移动通信系统(Global System for Mobile Communications，GSM)、增强型数据速率GSM演进系统(Enhanced Data rate for GSM Evolution，EDGE)、宽带码分多址系统(Wideband Code Division Multiple Access，WCDMA)、码分多址2000系统(Code DivisionMultiple Access，CDMA2000)、时分同步码分多址系统(Time Division-SynchronizationCode Division Multiple Access，TD-SCDMA)，长期演进系统(Long Term Evolution，LTE)以及下一代5G移动通信系统，例如5G的三大应用场景增强型移动宽带(Enhanced MobileBroad Band，eMBB)、URLLC以及大规模机器通信(Massive Machine-Type Communications，mMTC)。
本申请涉及的通信装置主要包括网络设备或者终端设备。本申请中的发送设备为网路设备，则接收设备为终端设备；本申请中的发送设备为终端设备，则接收设备为网络设备。
在本申请实施例中，终端设备(terminal device)包括但不限于移动台(MS，Mobile Station)、移动终端(Mobile Terminal)、移动电话(Mobile Telephone)、手机(handset)及便携设备(portable equipment)等，该终端设备可以经无线接入网(RAN，Radio Access Network)与一个或多个核心网进行通信，例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有无线通信功能的计算机等，终端设备还可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置或设备。
在本申请实施例中，网络设备可以是用于与终端设备进行通信的设备，例如，可以是GSM系统或CDMA中的基站(Base Transceiver Station，BTS)，也可以是WCDMA系统中的基站(NodeB，NB)，还可以是LTE系统中的演进型基站(Evolutional Node B，eNB或eNodeB)，或者该网络设备可以为中继站、接入点、车载设备、可穿戴设备以及未来5G网络中的网络侧设备或未来演进的公共陆地移动网络(Public Land Mobile Network，PLMN)中的网络设备等。需要说明的是，当本发明实施例的方案应用于5G系统或未来可能出现的其他系统时，基站、终端的名称可能发生变化，但这并不影响本发明实施例方案的实施。
本申请的通信系统可以包括发送设备和接收设备，图1为本申请提供的一种发送设备和接收设备的系统架构示意图，如图1所示，其中，发送设备为编码端，可以用于polar编码和输出编码后序列，编码后序列在信道上传输至译码侧；接收设备为译码端，可以用于接收发送设备发送的待译码序列(即编码后序列)，并对该待译码序列进行译码。在图1所示的实施例中，以网络设备为编码端，终端设备为译码端为例进行说明；对于编码端为终端设备，译码端为网络设备的实现方式类似，本实施例此处不再赘述。
其中，Polar码是一种线性块码，其生成矩阵为GN，编码过程为uNGN＝xN，其中uN＝(u1,u2,…,uN)是一个二进制的行矢量，长度为N(即母码长度)；GN是一个N×N的矩阵，且
这里矩阵
定义为log2N个矩阵F2的克罗内克(Kronecker)乘积；以上涉及的加法、乘法操作均为二进制伽罗华域(Galois Field)上的加法、乘法操作。
Polar码的编码过程中，u中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作A；另外的一部分比特置为收发端预先约定的固定值，称之为冻结比特(固定比特)，其索引的集合用A的补集A c表示。不失一般性，这些冻结比特通常被设为0，只需要收发端预先约定，冻结比特可以被任意设置。
Polar码基于串行抵消(Successive Cancellation，SC)译码算法或串行抵消列表(SC List，SCL)译码算法等进行译码。其中，SC译码算法，即从第1个比特开始顺序译码。串行抵消列表译码算法是对SC译码算法的改进，在每个比特保留多个候选译码路径，完成全部比特的译码后根据一定准则对列表中所有候选译码路径进行选择，得到最终译码结果。
SCL译码器在每个译码阶段会产生L组译码结果，并且产生每个译码阶段之间的关联指针。在译码完成以后，通过最后一次的译码指针作为入口从后往前逐个恢复译码结果。这样做的缺点是需要存L份的译码结果，以及L份的译码指针。若母码长度是N，则需要存储的空间是N*L+N*L*log2(L)。
为了解决SCL译码过程中占用存储空间过大的问题，本申请实施例提供一种极化码的译码方法。下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图2为本申请实施例提供的极化码的译码方法的信令流程图。如图2所示，该方法包括：
S201、发送设备向接收设备发送待译码序列。
S202、接收设备接收待译码序列对应的对数似然比LLR序列。
发送设备对信息比特和冻结比特进行编码，编码后得到编码后序列，其中，编码后序列为二进制的序列。本实施例对信息比特和冻结比特进行编码所采用的编码构造方式不做特别限制。
发送设备通过信道将编码后序列发送给接收设备。该编码后序列经过信道传输后，变换为对数似然比(Log Likehood Ratio，LLR)序列。具体地，发送设备发比特1还是比特0，接收设备都可能误判，接收设备在接收到一个信号后，正确判为0的概率与正确判为1的概率的比值就是似然比，再取个自然对数就是对数似然比。
S203、接收设备根据LLR序列，得到每个译码层中的预设节点的部分和(PartialSum，Psum，其中，译码层的层数为log2N，N为待译码序列中的比特的数量，N为2的整数次方。
接收设备在接收到LLR序列后，根据LLR序列进行F运算和G运算，以得到每个译码层中的预设节点的Psum。其中，该译码层是针对SCL译码提出的译码图中的译码层。该译码图中的译码层的层数为log2N，N为待译码序列中的比特的数量，N为2的整数次方。本领域技术人员可以理解，该N也即母码长度。Psum是Polar码译码过程中G运算必须要用到的中间结果，其值
其中u是译码结果，GN为上述的生成矩阵，本领域技术人员可以理解，在译码侧GN也可称为译码矩阵。Psum的值在译码过程中需存在于Polar码的译码器中。对于F运算和G运算的具体实现方式，在后续实施例中会进行详细说明。
可选地，预设节点的总数与待译码序列中的比特的数量相等，任一译码层中的预设节点在任一译码层中的节点位置与其它译码层中的预设节点在其它译码层中的节点位置不同。由此，所有的预设节点的位置，覆盖了整个译码比特所处的位置。
可选地，第M层译码层中的预设节点的数量为N/2M，1≤M≤log2N，M为整数；
第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
下面以N＝16为例进行详细说明，对于N为其他长度的实施例，其实现方式类似，本实施例此处不再赘述。图3为本申请实施例提供的译码图的结构示意图。如图3所示，N＝16，在该译码图中译码层数为4。其中，第一层上方的16个黑色节点对应从发送设备接收的长度为16的LLR序列。
第1层、第2层、第3层、第4层译码层中的预设节点的数量为依次为8、4、2、1。
第1层译码层中连续设置的预设节点所处的位置为第1位至第8位；
第2层译码层中连续设置的预设节点所处的位置为第9位至第12位；
第3层译码层中连续设置的预设节点所处的位置为第13位至第14位。
第4层译码层中预设节点所处的位置为第15位。
通过F运算和G运算，可以得到每个译码层中的预设节点的Psum，即得到了如图3所示灰色节点的Psum。
S204、接收设备根据每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到译码后序列。
接收设备在得到每个译码层中的预设节点的Psum之后，根据每个译码层中的预设节点的PSUM以及每个译码层对应的译码矩阵，得到译码后序列。
可选地，接收设备根据每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到每个译码层对应的译码结果，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，接收设备根据每个译码层对应的译码结果，得到译码后序列。
具体地，通过
可以从Psum中恢复出U。其中，
为单位矩阵，所以
上述的K×K矩阵即为此处的译码矩阵GN。
在本实施例中，译码后序列是多个译码结果进行拼接得到的序列。可选地，接收设备根据每个译码层中的预设节点所处的节点位置，确定每个译码层对应的译码结果在译码后序列中的译码位置，其中，每个译码层中的预设节点连续设置，译码位置对应连续设置的预设节点在译码层中所处的位置；接收设备根据每个译码层对应的译码结果和译码位置，得到译码后序列。即对于各译码层而言，各译码层对应的译码结果在译码后序列中的译码位置与连续设置的预设节点在译码层中所处的位置相同。
请继续参照图3，第1层中有8个预设节点，该8个预设节点的Psum，即长度为8的行向量[P1、P2、P3、P4、P5、P6、P7、P8]，称为第一层行向量，将该第一层行向量乘以8×8的GN矩阵，可以得到第1位至第8位的译码结果，即[u1、u2、u3、u4、u5、u6、u7、u8]。
第2层中有4个预设节点，该4个预设节点的PUSM，即长度为4的行向量[P9、P10、P11、P12]，称为第二层行向量，将该第二层行向量乘以4×4的GN矩阵，可以得到第9位至第12位的译码结果，即[u9、u10、u11、u12]。
第3层中有2个预设节点，该2个预设节点的PUSM，即长度为2的行向量[P13、P14]，称为第三层行向量，将该第三层行向量乘以2×2的GN矩阵，可以得到第13位至第14位的译码结果，即[u13、u14]。
第4层中有1个预设节点，该1个预设节点的PUSM，即长度为1的行向量[P15]，称为第四层行向量，将该第四层行向量乘以1×1的GN矩阵，可以得到第15位的译码结果，即[u15]。
其中，上述的8×8的GN矩阵、4×4的GN矩阵、2×2的GN矩阵以及1×1的GN矩阵即为每层对应的译码矩阵。
由此，根据[u1、u2、u3、u4、u5、u6、u7、u8]、[u9、u10、u11、u12]、[u13、u14]、[u15]，再结合最后一个译码比特，就可以恢复出全部的译码比特，最终得到译码后序列为[u1、u2、u3、u4、u5、u6、u7、u8、u9、u10、u11、u12、u13、u14、u15、u16]。
本实施例提供的极化码的译码方法，接收设备接收待译码序列对应的对数似然比LLR序列，接收设备根据LLR序列，得到每个译码层中的预设节点的部分和Psum，接收设备根据每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到译码后序列，本实施例通过预设节点的Psum，就可以恢复出译码后序列，不需要存储译码指针，节省了存储空间。
下面结合图4至图6，对本实例提供的极化码的译码方法的实现过程进行详细说明。在本实施例中，以N＝16为例进行说明，对于N为其它取值时类似，本实施例此处不再赘述。
图4为本申请实施例提供的极化码的译码方法的流程示意图。图5为本申请实施例提供的译码过程示意图一，图6为本申请实施例提供的译码过程示意图二。
如图4和5所示，接收设备在接收到LLR序列后，先进行F运算。其中，F运算是为了计算每个节点的LLR。其中，节点的LLR包括节点的LLR值以及节点的LLR的符号。在F运算中，每层节点的LLR是通过上层译码层中与该节点具有连接关系的两个节点的LLR确定的。与该节点具有连接关系的两个节点一个是位于该节点正上方的节点以及位于该节点右侧的节点，且在图5中具有连接关系的节点。
例如，节点1.1的LLR是通过LLR1与LLR9得到，节点2.1的LLR是通过节点1.1和节点1.5的LLR得到，节点3.1的LLR是通过节点2.1和节点2.3的LLR得到。以节点2.1的LLR为例进行说明。将节点1.1和节点1.5的LLR的绝对值进行比较，将绝对值小的LLR作为节点2.1的LLR值，将节点1.1和节点1.5的LLR的符号取异或，得到的异或结果作为节点2.1的LLR的符号。
由此，经过F运算，如图5所示，可以得到节点1.1至节点1.8、节点2.1至节点2.4、节点3.1至节点3.2以及节点4.1的LLR。其它节点的LLR则无法获取，此时需要借助G运算来获取部分节点的LLR。
同时，在SCL译码过程中，存在路径扩展的过程，为了避免计算量过大，一般通过搜索宽度L来限制路径扩展的条数。其中，搜索宽度L为路径扩展保留的最大路径条数。在对路径进行删减时，可以借助路径度量(Path Metric，PM)来确定保留或删减的路径。该PM是根据路径中的节点的LLR确定的，本实施例对PM的获取过程以及保留或删减路径的过程的实现方式不做特别限制。在下述实施例中，为了便于说明，以L＝8为例，进行详细说明。
如图4和图6所示，在得到节点4.1的LLR之后，对节点4.1进行终点判决，此时会进行路径扩展，即将上述得到的内容进行复制存储，得到两个译码图，即对应两条译码路径。其中一份译码图中的节点4.1的LLR的判决结果u1为0，另一份译码图中的节点4.2的LLR的判决结果u1为1。而节点4.1的
其中GN为1×1矩阵。在G运算过程中，若节点4.1的Psum值为0，则节点3.2和节点3.1的LLR相加，得到节点4.2的LLR；若节点4.1的Psum值为1，则节点3.2和节点3.1的LLR相减，得到节点4.2的LLR。
通过上述的方式，得到两份译码图，针对每份译码图，对节点4.2进行终点判决，此时每份译码图同样对应两条译码路径，由此针对节点4.2存在4条译码路径。
针对节点4.1和节点4.2的判决结果u1和u2，根据
可以得到节点3.1和节点3.2的Psum。根据节点3.1的Psum以及节点2.1和节点2.3的LLR，通过G运算可以得到节点3.3的LLR，根据节点3.2的Psum以及节点2.2和节点2.4的LLR，通过G运算可以得到节点3.4的LLR。在得到节点3.3和节点3.4的LLR之后，再通过F运算，可以得到节点4.3的LLR。
在节点4.3处，通过上述的终点判决过程继续进行路径扩展，由此在节点4.3处存在8条路径。同理，通过节点4.3的Psum进行G运算，可以得到节点4.4的LLR。
在节点4.4处，通过上述的终点判决过程继续进行路径扩展，由此在节点4.4处存在16条路径。然而，在搜索宽度L＝8时，则会根据PM选择8条路径。其中，PM是根据该条路径上的每个节点的LLR确定的。本领域技术人员可以理解，第4层译码层中的每个节点为会进行终点判决，第4层译码层中的节点可以称为终点节点，同时在终点判决时会进行路径扩展，若路径条数超过8条，则根据PM进行筛选，始终保持在8条路径。
由此，节点3.3、节点3.4、节点4.2、节点4.3、节点4.4的LLR都得以获取。
针对节点2.5、节点2.6、节点2.7、节点2.8而言，理论上可通过第4层节点的判决结果u1、u2、u3、u4，根据
可以得到节点2.1、节点2.2、节点2.3以及节点2.4的Psum。根据节点2.1、节点2.2、节点2.3以及节点2.4的Psum，通过G运算，可以得到节点2.5、节点2.6、节点2.7、节点2.8，由此，经过多次F运算和G运算，可以得到左半部分所有节点的LLR。
可选地，还可以通过取异或的方式来获取。具体地，节点3.1与节点3.3的判决结果取异或得到节点2.1的Psum，节点3.2与节点3.4的判决结果取异或得到节点2.2的Psum。节点2.3的Psum与节点3.3的Psum相等，节点2.4的Psum与节点3.4的Psum相等。
同理，对于第一层的节点1.1至节点1.8的Psum，可以通过第四层的前8个节点的判决结果和8×8的GN得到。可选地，也可以通过取异或的方式来获取。
具体地，节点2.1与节点2.5的判决结果取异或得到节点1.1的Psum，节点2.2与节点2.6的判决结果取异或得到节点1.2的Psum，节点2.3与节点2.7取异或得到节点1.3的Psum，节点2.4与节点2.8取异或得到节点1.4的Psum。节点1.5的Psum与节点2.5的Psum相等，节点1.6的Psum与节点2.6的Psum相等，节点1.7的Psum与节点2.7的Psum相等，节点1.8的Psum与节点2.8的Psum相等。
在得到节点1.1至节点1.8的Psum之后，通过G运算可以得到节点1.9至节点1.16的LLR，至此，图6的右半部分可以采用与左半部分相同的算法处理过程，得到各节点的LLR。在此过程中，得到各预设节点的Psum。
由上述描述可知，Psum是Polar码译码过程中G运算必须要用到的中间结果，接收设备根据从发送设备接收的LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的Psum。同时，在译码过程中存储各预设节点的Psum。
本领域技术人员可以理解，在SCL译码过程中，会存在多条译码路径。在本申请实施例中，会通过(Cyclic Redundancy Code，CRC)校验来确定最终输出的译码后序列。本领域技术人员理解，在编码过程中，接收设备会根据信息比特、冻结比特以及CRC校验码进行编码。
在本实施例中，对CRC校验进一步做了改进。本申请实施例的接收设备在得到第log2N层译码层的每个终点节点的判决结果后，根据终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新CRC运算结果，得到更新完成的CRC运算结果，接收设备根据更新完成的CRC运算结果，得到校验通过的校验结果。
在上述涉及判决以及终点判决的描述中，判决是对节点的LLR进行的判决，将LLR判决为0或1。例如，LLR大于等于1，则对应判决结果为1，若LLR小于1，则判决结果为0。
继续以图6实施例为例进行说明，该图6实施例可以理解为8条译码路径中的一条译码路径对应的译码图。在得到节点4.1的判决结果后，将该判决结果进行CRC运算，得到运算结果。在得到节点4.2的判决结果后，根据节点4.2的判决结果更新已经得到的运算结果，得到更新后的运算结果。
本实施例对CRC运算的具体实现方式不做特别限制，该CRC运算可以为各种可以迭代更新的运算。例如，该CRC运算可以为a(n)＝f(a(n–1)，x)，其中，a(n–1)为上一次CRC运算结果，x为当前终点结果的判决结果，由此，可以利用终点节点的判决结果不断进行更新，直至最后一个终点节点对CRC运算结果更新完成，然后根据更新完成的CRC运算结果来确定校验是否通过，如果校验通过，则根据图6所述的译码图中的预设节点的PUSM恢复出译码后序列。
通过本实施例的CRC校验，在根据每个终点节点的判决结果进行CRC运算结果的更新操作后，就可以将该终点节点的判决结果以及LLR进行丢弃，不需要再进行存储，即本实施例不需要先恢复出校验序列，然后对校验序列进行校验，将通过校验的校验序列作为译码后序列，而是在判决过程中，逐比特进行校验，在得到最后一个终点节点的判决比特校验通过后，才恢复出最终的译码后序列。本申请实施例恢复出一条译码后序列，相对于现有技术需要恢复并存储8条校验序列而言，大大节省了存储空间。
本领域技术人员可以理解，在上述的实施例中，为了描述清楚，译码图中的译码层是根据从上到下进行排序的，在具体实现过程中，还可以存在其它不同的排序方法，只要实现本质一样，都属于本申请的保护范畴。
综上，由图4可知，针对从接收设备接收的LLR以及中间变量LLR，经过F运算可以得到新的中间变量LLR，在该些中间变量LLR为终点节点的LLR时，该些LLR为可判决的LLR，在进行比特判决之后，可以得到终点比特对应的U部分译码，根据该些U部分译码以及译码矩阵，还可以得到Psum。根据Psum和LLR经过G运算，又可以得到新的中间变量LLR，由此循环迭代，直至译码完成。在此过程中，在得到U部分译码时，对该U部分译码进行CRC校验，在最后一个比特CRC校验通过后，根据多个Psum进行部分译码，然后拼接成译码后序列。
下面再以一个具体的实施例，来说明本申请实施例如何节省存储空间。
相关参数：搜索宽度L＝8，LLR量化为6比特量化，码长N＝1024。
存储的内容有三部分：LLR、Psum、译码结果。
针对LLR以及Psum，本申请与现有技术的存储内容相同：
LLR部分大小＝输入LLR+中间变量LLR＝1024×6+(512+256+128+64+32+16+8+4+2)×6×8＝55200bit
Psum＝(512+256+128+64+32+16+8+4+2+1×8＝8184bit
结果部分(现有技术)1024×8×(1+log2(8))＝32768bit
结果部分(本申请实施例)1024bit
由此得出本申请实施例和现有技术的总存储：
现有技术55200+8184+32768＝96152bit
本申请实施例55200+8184+1024＝64408bit
节约存储(96152–64408)/96152＝33.01％。
由此可知，在码长为1024，搜索宽度为8时，本申请实施例相对于现有技术，节约了33.01％的存储。
图7为本申请实施例提供的接收设备的模块示意图。如图7所示，该接收设备70包括接收模块701和处理模块702；其中
接收模块701，用于接收待译码序列对应的对数似然比LLR序列；
处理模块702，用于根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；
所述处理模块702还用于：根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列。
可选地，所述处理模块702还具体用于：
根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到每个所述译码层对应的译码结果；其中，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，所述1≤M≤log2N，所述K＝N/2M，所述M为整数；
根据每个所述译码层对应的译码结果，得到译码后序列，其中，第M层译码结果对应的译码长度为N/2M。
可选地，任一译码层中的预设节点在所述任一译码层中的节点位置与其它译码层中的预设节点在所述其它译码层中的节点位置不同。
可选地，所述处理模块702还具体用于：
根据每个所述译码层中的预设节点所处的节点位置，确定每个所述译码层对应的译码结果在所述译码后序列中的译码位置，其中，每个所述译码层中的预设节点连续设置，所述译码位置对应所述连续设置的预设节点在译码层中所处的位置；
根据每个所述译码层对应的译码结果和译码位置，得到译码后序列。
可选地，所述第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
可选地，所述处理模块702还用于：在根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列之前，在得到第log2N层译码层的每个终点节点的判决结果后，根据所述终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新所述CRC运算结果，得到更新完成的CRC运算结果；
根据所述更新完成的CRC运算结果，得到校验通过的校验结果。
可选地，所述处理模块702具体用于：
根据所述LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的Psum。
本申请实施例提供的极化码的译码设备，可用于执行上述的极化码的译码方法，其实现方式和技术效果类似，本实施例此处不再赘述。
应理解，上述接收设备中的处理模块可以被实现为处理器，接收模块可以被实现为接收器。
图8为本申请提供的接收设备的硬件结构示意图。如图8所示，该接收设备80包括：处理器801以及存储器802；其中
存储器802，用于存储计算机程序；
处理器801，用于执行存储器存储的计算机程序，以实现上述译码方法中的各个步骤。具体可以参见前面方法实施例中的相关描述。
可选地，存储器802既可以是独立的，也可以跟处理器1401集成在一起。
当所述存储器802是独立于处理器801之外的器件时，所述接收设备80还可以包括：
总线803，用于连接所述存储器802和处理器801。图8的接收设备还可以进一步包括接收器804，用于接收待译码序列对应的对数似然比LLR序列。
在本申请实施例中，该接收设备可以为终端或网络设备，针对该接收设备为终端或网络设备时，本实施例给出一种接收设备的示意图，下面结合图9进行详细说明。
图9为申请实施例提供的终端设备或网络设备的硬件示意图。所述终端设备90或网络设备90包括发射器91，接收器92和处理器93。其中，处理器93也可以为控制器，图9中表示为“控制器/处理器93”。可选的，还可以包括调制解调处理器95，其中，调制解调处理器95可以包括编码器96、调制器97、解码器98和解调器92。
在一个示例中，发射器91用于发送编码后序列。接收器92调节(例如，滤波、放大、下变频以及数字化等)从天线接收的待译码序列。在调制解调处理器95中，编码器96对待发送的数据进行编码。调制器97进一步处理(例如，符号映射和调制)编码后的数据。解调器92处理(例如，解调)待译码序列。解码器98处理(例如，解交织和解码)，得到译码后序列。编码器96、调制器97、解调器92和解码器98可以由合成的调制解调处理器95来实现。需要说明的是，当终端设备或网络设备不包括调制解调处理器95时，调制解调处理器95的上述功能也可以由处理器93完成。
处理器93进行控制管理，用于执行上述本发明实施例中的译码过程。存储器94用于存储程序代码和数据。
本申请实施例还提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上所述的译码方法。
本申请实施例还提供一种芯片，包括：存储器和处理器；
所述存储器，用于存储程序指令；
所述处理器，用于调用所述存储器中存储的所述程序指令以实现如上所述的译码方法。
本申请实施例还提供一种程序产品，所述程序产品包括计算机程序，所述计算机程序存储在存储介质中，所述计算机程序用于实现上述的译码方法。
结合本发明实施例公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(Random Access Memory，RAM)、闪存、只读存储器(Read Only Memory，ROM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、电可擦可编程只读存储器(Electrically EPROM，EEPROM)、寄存器、硬盘、移动硬盘、只读光盘(CD-ROM)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于基站或终端中。当然，处理器和存储介质也可以作为分立组件存在于接收设备中。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A,B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a,b,或c中的至少一项(个)，可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明实施例所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
Claims (18)
1.一种极化码的译码方法，其特征在于，包括：
接收设备接收待译码序列对应的对数似然比LLR序列；
所述接收设备根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；
所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列。
2.根据权利要求1所述的方法，其特征在于，所述接收设备根据所述每个译码层中的预设节点的Psum以及每个译码层对应的译码矩阵，得到译码后序列，包括：
所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到每个所述译码层对应的译码结果；其中，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，所述1≤M≤log2N，所述K＝N/2M，所述M为整数；
所述接收设备根据每个所述译码层对应的译码结果，得到译码后序列，其中，第M层译码结果对应的译码长度为N/2M。
3.根据权利要求2所述的方法，其特征在于，任一译码层中的预设节点在所述任一译码层中的节点位置与其它译码层中的预设节点在所述其它译码层中的节点位置不同。
4.根据权利要求2或3所述的方法，其特征在于，所述接收设备根据每个所述译码层对应的译码结果，得到译码后序列，包括：
所述接收设备根据每个所述译码层中的预设节点所处的节点位置，确定每个所述译码层对应的译码结果在所述译码后序列中的译码位置，其中，每个所述译码层中的预设节点连续设置，所述译码位置对应所述连续设置的预设节点在译码层中所处的位置；
所述接收设备根据每个所述译码层对应的译码结果和译码位置，得到译码后序列。
5.根据权利要求1至4任一项所述的方法，其特征在于，第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
6.根据权利要求1至5任一项所述的方法，其特征在于，所述接收设备根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列之前，还包括：
所述接收设备在得到第log2N层译码层的每个终点节点的判决结果后，根据所述终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新所述CRC运算结果，得到更新完成的CRC运算结果；
所述接收设备根据所述更新完成的CRC运算结果，得到校验通过的校验结果。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述接收设备根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，包括：
所述接收设备根据所述LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的Psum。
8.一种接收设备，其特征在于，包括：
接收模块，用于接收待译码序列对应的对数似然比LLR序列；
处理模块，用于根据所述LLR序列，得到每个译码层中的预设节点的部分和Psum，其中，所述译码层的层数为log2N，所述N为待译码序列中的比特的数量，所述N为整数；
所述处理模块还用于：根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列。
9.根据权利要求8所述的设备，其特征在于，所述处理模块还具体用于：
根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到每个所述译码层对应的译码结果；其中，第M层译码层对应的译码矩阵为K×K矩阵，所述第M层译码层中的预设节点的数量为N/2M，所述1≤M≤log2N，所述K＝N/2M，所述M为整数；
根据每个所述译码层对应的译码结果，得到译码后序列，其中，第M层译码结果对应的译码长度为N/2M。
10.根据权利要求9所述的设备，其特征在于，任一译码层中的预设节点在所述任一译码层中的节点位置与其它译码层中的预设节点在所述其它译码层中的节点位置不同。
11.根据权利要求9或10所述的设备，其特征在于，所述处理模块还具体用于：
根据每个所述译码层中的预设节点所处的节点位置，确定每个所述译码层对应的译码结果在所述译码后序列中的译码位置，其中，每个所述译码层中的预设节点连续设置，所述译码位置对应所述连续设置的预设节点在译码层中所处的位置；
根据每个所述译码层对应的译码结果和译码位置，得到译码后序列。
12.根据权利要求8至11任一项所述的设备，其特征在于，第M层译码层中连续设置的预设节点在译码层中所处的位置为第F位至第(H+N/2M)位；其中，F＝H+1，所述H为第M-1层译码层中连续设置的预设节点中最后一个预设节点的位置。
13.根据权利要求8至12任一项所述的设备，其特征在于，所述处理模块还用于：在根据每个所述译码层中的预设节点的Psum以及每个所述译码层对应的译码矩阵，得到译码后序列之前，在得到第log2N层译码层的每个终点节点的判决结果后，根据所述终点节点的判决结果更新CRC运算结果，直至根据最后一个终点节点的判决结果更新所述CRC运算结果，得到更新完成的CRC运算结果；
根据所述更新完成的CRC运算结果，得到校验通过的校验结果。
14.根据权利要求8至13任一项所述的设备，其特征在于，所述处理模块具体用于：
根据所述LLR序列，从第log2N层至第一层依次递推得到每个译码层中的预设节点的PUSM。
15.一种接收设备，其特征在于，包括：存储器、处理器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行如权利要求1至7任一项所述的方法。
16.一种存储介质，其特征在于，所述存储介质包括计算机程序，所述计算机程序用于实现如权利要求1至7任一项所述的方法。
17.一种计算机程序产品，其特征在于，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行如权利要求1至7任一项所述的方法。
18.一种芯片，其特征在于，包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得所述处理器执行如权利要求1至7任一项所述的方法。
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